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高性能低功耗32位浮点RISC微处理器的研究 总被引:1,自引:2,他引:1
提出了低功耗架构、片上总线预选器等新的设计思想和改进的高阶布斯算法,利用0.35μmCMOS工艺,研制成功一种低功耗、高性能32位浮点精简指令系统(RISC)微处理器.该处理器芯片内置128kb静态随机存储器,芯片面积为7mm×7mm,中断和定、浮点等指令集所有指令运行正确,32位浮点乘法运算仅需17.8ns.与传统的设计相比,该微处理器主频提高了38%,功耗下降了39%,50MHz频率下的动态功耗仅为164mW,并具有边界扫描测试功能.研制结果表明,新的设计思想和算法有效地提高了微处理器的综合性能,为嵌入式浮点RISC的研究提供了新的途径. 相似文献
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为了降低大负载地址总线的功耗,提出了一种新的低功耗自适应偏移量总线编码方法.该编码方法采用排序数列索引进行偏移地址总线的自适应重排,通过冗余线实现最佳排序数列至存储器地址接收端的传送,相对于传统的地址总线编码方法,具有更低的总线翻转频率.验证结果表明,采用自适应偏移量总线编码,地址总线的翻转频率降低了86.6%,功耗减少了69.2%,编码器本身的动态功耗和面积相当小,有效地实现了地址总线的低功耗工作. 相似文献
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为了提高乘法器的综合性能,提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构,前者可以减少部分积的数目,提高部分积的产生速度,后者可以加快部分积的压缩,减少电路内部的伪翻转,从而降低功耗.基于冗余Booth三阶算法和跳跃式Wallace树结构,采用0.25μmCMOS工艺,实现了54×54位全定制乘法器,其乘法延时为4.3 ns,芯片面积为1.38 mm2,50MHz频率下的动态功耗仅为47.2 mW.模拟验证表明,与采用传统Wallace树结构和改进Booth二阶算法的乘法器相比,该乘法器的乘法延时减少了23%,功耗降低了17%,面积减少了20%. 相似文献
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