DDR SDRAM控制器的设计及FPGA实现

介绍了DDR SDRAM控制器的系统命令和结构,设计了一种基于状态机的DDR SDRAM控制器。利用状态机对读写操作进行控制可提高系统性能,给出了基于FPGA的控制器的仿真结果。     

基于Verilog HDL的DDR2 SDRAM控制器设计

文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公司的DC进行综合,通过Altera公司的FPGA进行硬件验证,结果表明控制器能完全胜任对DDR2 SDRAM的控制。     

基于Wishbone SoC总线接口的高性能SDRAM控制器

介绍了一种基于Wishbone SoC总线接口的SDR SDRAM控制器的设计及在FPGA上的实现,对影响其性能的关键因素做了分析.与同类的设计相比,该控制器使用高性能、简单灵活、可复用性高的片上总线接口对SDRAM的控制命令进行了完全的封装,可以进行无限长的Wishbone总线猝发传输,并自动插入刷新操作,当一次传输跨越不同的Bank和Row时,自动插入等待周期并进行切换,可达到很高的存取效率.     

天气雷达高速数据传输系统的FPGA实现

本文针对天气雷达中频数据采集要求,设计了一种基于PCI总线和DDR SDRAM的高速数据传输系统方案。文中首先介绍了系统的组成结构与设计方案,然后着重阐述了采用FPGA设计DDR SDRAM控制器和PCI控制器的原理及结果,并给出了关键的FPGA仿真时序。     

VoIP终端存储系统设计

介绍了VoIP终端SoC的架构,采用片内存储器、存储器控制器、SSRAM、SDRAM及FLASH组成VoIP终端硬件平台的存储系统.分析了两种存储器控制器方案的优缺点.提出一种采用集成方式的存储器控制器结构.利用Verilog HDL设计了该存储器控制器IP,并给出访问SDRAM的仿真结果.存储系统已成功应用于VoIP SoC项目中.     

地震数据采集中基于FPGA的多DDR SDRAM控制器设计

实现高速大容量数据的无死时间乒乓存储是地震数据采集系统的一项关键技术,本设计采用在一片FPGA中,通过共享同一个PLL和DLL来实现2个DDR SDRAM控制器,应用于海上高精度地震拖缆采集与记录系统中光纤控制接口板上,完成对水下地震采集数据的接收、乒乓缓存、数据拼接及时序转道序功能.最终系统仿真和测试结果表明,该控制器能够在133MHz频率上稳定运行,达到了预期的设计目标.     

基于FPGA的圆机数据存储器的设计

为扩展嵌入式圆机选针数据的存储空间,提高选针数据读写速度,结合Altera公司的主流FPGA芯片EP1C6Q240的实际系统,在FPGA中采用了模块化设计方式,给出了一种基于FPGA的SDRAM控制器的实现方法.分析了所用SDRAM的特点、原理,介绍了SDRAM控制器的组成框图及各模块功能,给出了读写SDRAM的时序图.     

SoPC光纤通道控制器IP核的仿真验证

通过片上可编程系统(SoPC)设计方法构建光纤通道(FC)控制器,详细分析了硬件设计的功能模块图.FC控制器硬件集成了NIOS II处理器、DDR SDRAM控制器、flash控制器、定时器、串口和带Avalon接口的光纤通道接口逻辑,通过Avalon交换总线进行互连.采用自底向上的方法,分别从功能模块级、知识产权(IP)核级和系统级给出了FC控制器的仿真验证框架,并用Altera公司的Stratix GX系列现场可编程逻辑门电路(FPGA)进行了上板调试.验证结果表明,提出的仿真验证方案正确可行,能较好地完成验证任务.     

基于FPGA的数字系统设计方法

对基于FPGA的数字系统设计思想和方法作了简要的介绍和一定的探讨,并提出了基于FPGA的数字系统设计的一般流程。然后结合一个DDR SDRAM控制器的设计,详细地介绍了基于FPGA的数字系统设计的各个环节的关键问题和方法。     

基于FPGA的图像数据缓存控制器设计

介绍了SDRAM存储器的工作原理及其特点,给出了以大规模可编程逻辑器件FPGA为核心、SDRAM为缓存的高速图像数据缓存控制器的设计.该控制器实现了对SDRAM接口以及读写FIFO的时序控制,并通过在SDRAM存储器内部切换帧的方法大大提高了图像数据的传输效率.     

Design and implementation of an efficient SDRAM controller for HDTV decoder

A high performance SDRAM controller for HDTV decoder is designed.MB-based (macro block)address mapping,adaptive-precharge and command interleaving are adopted in this controller.MB-based address mapping reduces the precharge operations of the video processing unit in one access;adaptiveprecharge avoids unnecessary precharge operations;while command interleaving inserts the precharge and activate commands of the next access into the command sequence of the current access,thus reduces the no operation(NOP)cycles.Combination of these three schemes effectively improves the SDRAM performance.Compared with precharge-all scheme,adaptive-precharge and command interleaving reduce the SDRAM overhead cycles by 70% and increases SDRAM performance by up to 19.2%in the best case.This controller has been implemented in an AVS SoC and the frequency is 200MHz.     

基于FPGA的DDR2 SDRAM数据存储研究

DDR2 SDRAM具有存取速度快,容量大等特点,它在内存、显存及数据暂存方面有着广泛的应用。本文基于Xilinx Virtex5 Fx70TFPGA对DDR2 SDRAM数据存取做了较为详细的探讨,希望对相关设计人员有一定的参考价值。     

嵌入式SOC中8237的优化

描述了提高嵌入式SOC中的8237性能的一种有效方法。Intel 8237作为一种高性能的可编程的DMA控制器，经常被用于嵌入武系统中。它能有效地提高数据传输效率，减轻MPU的负担，但在控制存储器到存储器数据传输时需要8个DMA时钟周期，相对现在的存储器来说，时间太长、效率太低。针对这一点，提出了一种对8237结构和时序的改进方法，使存储器区域内数据传送性能提高了一倍。     

高速大容量固态存储系统的设计

针对高分辨率合成孔径雷达大数据率与数传设备数据下传带宽有限矛盾,提出了一种高速大容量固态存储器的设计,是解决该矛盾的有效方案.该存储器采用DDR SDRAM实现,并利用FPGA内部的Rocket IO接收数据,提高了电路板的集成度,同时具有很好的拓展性.仿真实验表明该固态存储器模块设计方案具有好的可实现性.     

基于FPGA的双倍速率动态存储器设计

文章介绍了双倍速率动态存储器的系统命令和结构,给出了一种基于状态机的DDRSDRAM控制器的设计,利用状态机对读写操作进行控制以提高系统性能,并实现了FPGA的控制器仿真。     

片上系统中外部存储控制器的设计与优化

针对片上系统(System on Chip,SoC)中多主设备、多猝发操作的访问特点,提出并实现了一种新的片内总线访问外部存储器的结构,并对核心模块的设计与优化进行了分析.该结构通过分割传输方式使内部总线平均利用率提高了29%~34%;并且,通过对SDRAM控制模式的动态切换有效地降低了外存读写延迟和功耗.     

一种面向写穿透Cache的写合并设计及验证

为了利用片上缓冲技术来提高处理器应用性能,提出一种面向写穿透Cache的写合并设计方法.使用同步动态随机存储器(SDRAM)的单个写方式和片上写缓冲器,对SDRAM一行内的局部数据采用写合并策略,由此提高了外部存储的访问效率,同时给出了连续和单个Cache读写的缓存与内存的数据一致性策略.在寄存器传输语言(RTL)仿真环境下使用mp3解码对Leon2处理器进行数据测试,结果表明:在缓冲区优化为3行8列的参数下,SDRAM每次行开启平均进行7.8个字的写入操作,外存的读写效率由12%提高到19%;在TSMC0.18μm工艺下,综合后面积为0.263mm2,流片后工作主频为100MHz.     

基于训练方式的存储器时钟信号的自适应同步

存储器是现代电子系统的核心器件之一, 常用于满足不同层次的数据交换与存储需求. 然而频率提高、时钟抖动、相位漂移以及不合理的布局布线等因素, 都可能导致CPU对存储器访问稳定性的下降. 针对同步动态随机读写存储器(synchronous dynamic random access memory, SDRAM)接口的时钟信号提出了一种自适应同步的训练方法, 即利用可控延迟链使时钟相位按照训练模式偏移到最优相位, 从而保证了存储器访问的稳定性. 在芯片内部硬件上提供了一个可通过CPU控制的延迟电路, 用来调整SDRAM时钟信号的相位. 在系统软件上设计了训练程序, 并通过与延迟电路的配合来达到自适应同步的目的：当CPU访问存储器连续多次发生错误时, 系统抛出异常并自动进入训练模式. 该模式令CPU在SDRAM中写入测试数据并读回, 比对二者是否一致. 根据测试数据比对结果, 按训练模式调整延迟电路的延迟时间. 经过若干次迭代, 得到能正确访问存储器的延迟时间范围, 即“有效数据采样窗口”,取其中值即为SDRAM最优时钟相位偏移. 完成训练后对系统复位, 并采用新的时钟相位去访问存储器, 从而保证读写的稳定性. 仿真实验结果表明, 本方法能迅速而准确地捕捉到有效数据采样窗口的两个端点位置, 并以此计算出最佳的延迟单元数量, 从而实现提高访问外部SDRAM存储器稳定性的目的.     

DVB-T调制器单频网同步系统的设计与实现

通过分析地面数字电视广播单频网调制器的同步工作原理,介绍了如何利用SDRAM实现单频网调制器的延时同步功能,并重点论述了SDRAM控制器的设计.该设计基于FPGA,采用Verilog HDL硬件描述语言进行编程实现,具有较好的通用性,可适用于其它需要大容量缓存的应用场合.