改进的基于GSM标准二阶多位噪声耦合过采样调制器

提出一个改进的二阶三位噪声耦合过采样调制器, 它将量化器前所有的加法运算移动到第2个积分器的前面, 并通过引入反馈通道和延时输入信号, 使反馈数模转换器的苛刻时序得到缓解。此调制器在0.35m CMOS工艺下设计并生产, 整个调制器使用了两个有源模块。在100 kHz信号带宽和12.8 MHz时钟频率下, 完成了86.4 dB的SNDR和95.8 dB的DR, 3.3 V电源电压下, 消耗9.84 mW。此调制器能满足GSM系统的需求。     

一种4 M-Pixel/s 4通道X射线CCD读出电路

本文设计了一种4 M-pixel/s 4通道X射线CCD读出电路.为加快读出速度,采用相同的4个通道并行处理CCD信号,每通道由2个3阶3位增量型ΣΔ模数转换器(I-ΣΔADC)交替采样CCD信号进行量化.在调制器结构中引入环路延时迁移(SLD)缓解紧张的时序.设计实例采用0.35μm 2P4M CMOS工艺实现,芯片工作在3.3V电源电压和64MHz时钟频率下,设计获得前端电路折算到输入的等效积分噪声为13.53μV,积分非线性为0.009 6%,功耗为1.35W.     

用反相器实现积分的低压低功耗级联型ΔΣ调制器

针对传统级联型ΔΣ调制器中运算放大器(OTA)增益要求过高和功耗过大的问题,提出了一种用反相器实现积分的级间反馈级联型低压低功耗调制器。该调制器采用带有级间反馈的级联型结构,从系统上消除了传统级联结构中传递函数失配的风险,大大降低了模拟积分器的设计要求,不再需要高电源电压、高增益的OTA实现积分来保证传递函数的精确性。此外,采用低增益、低功耗的C类反相器实现积分功能,节约了芯片功耗和面积,用0.5μm互补型金属氧化物半导体(CMOS)工艺设计了一个两级级联的四阶ΔΣ调制器,仿真结果表明,所设计的调制器版图核心面积仅为858μm×525μm,调制器可工作在低至1.4V的电源电压下,在信号带宽为3.9kHz、过采样率为128的情况下,信噪失真比(SNDR)最大为99.8dB,平均电流消耗仅为58.6μA。该调制器适用于低频信号的高精度处理,具有低压低功耗优势。     

MASH21 Sigma-Delta调制器的自顶向下设计

提出MASH21调制器的自顶向下设计方法。在系统级, 通过系数缩放对积分器的输出进行限制; 在电路级, 通过积分器的瞬态建模分析运放非理想因素对调制器的影响, 并得到SNR和面积功耗最优的设计区域。通过一个数字音频MASH21调制器的设计对此方法进行了验证。该调制器基于TSMC18MMRF工艺实现, 在1.8 V的单电压下工作, 测试显示调制器的SNDR达到91 dB。     

基于自给时钟的高精度Sigma-Delta ADC设计

为了在电源管理芯片中完成高精度、低功耗的模数转换,提出了1种自给时钟的增量型Sigma-Delta模数转换器(ADC).该ADC由2阶Sigma-Delta调制器结构组成,使用基于过零检测的开关电容积分器代替了基于运算放大器的开关电容积分器,又通过2阶积分器电路的相互触发产生自给时钟,从而无需外部提供时序信号.该ADC使用0.5μm CMOS工艺,在运行500个周期时可以获得的信号噪声失真比(SNDR)为90.06 d B,有效精度为14.66位,转换时间小于330μs,在5 V供电下功耗为0.317 m W.在保持Sigma-Delta ADC较高精度的同时,通过采用基于零点检测的电路减少了所需的外围电路,从而节省了面积.     

一个0.9 V电源电压16位300 μW音频ΣΔ调制器

设计了一个应用于0.9 V电源电压,精度达16 bit,功耗仅为300μW的音频ΣΔ调制器.调制器采用了前馈单环三阶结构,以降低整个调制器的功耗;并采用时钟自举电路以实现低电压下CMOS开关的良好导通.芯片采用SMIC 0.18μm一层多晶六层金属工艺进行设计和仿真,芯片核心部分面积为0.7 mm×0.66 mm.后仿真结果显示该调制器在20 kHz的音频信号带宽范围内信噪比可达93 dB.     

一种双采样38-μ W92-dB8-kHz带宽ΣΔ调制器

提出了一种应用于助听器的单环3阶开关电容ΣΔ调制器,采用双采样技术通过提高过采样率来改善调制器的性能,详细分析了双采样中电容失配的影响.为进一步降低功耗,OTA采用了class-AB结构,并对后级的运放进行了缩放.采用栅压自举技术消除了低压下CMOS开关的开通电阻由于栅源电压变化而引起的非线性问题.整个调制器过采样率128.后仿结果表明,在SMIC 0.13μm CMOS MIX Signal工艺下,输入信号为2 kHz时该调制器在8 kHz信号带宽内,达到了92 dB的信噪失真比.在1 V电源电压下功耗仅为38μW.核心版图面积为0.25 mm2.     

Delta Sigma调制器非理想因素建模

提出并构建了开关电容积分器Delta Sigma调制器非理想因素行为级模型,该模型基于Matlab中的Simulink工具,包含开关非线性、时钟抖动、量化器非线件和积分器非线性等调制器非理想囚素,能为电路模块的设计提供精确的设计指标.重点研究并实现一种运放非线性直流增益模型,仿真结果表明它能更有效反映奇次谐波失真.同时综合考虑调制器其他非理想因素,例如采样噪声、开关非线性电阻以及运放参数(色化噪声.增益带宽,摆率,饱和电压),仿真得到其对调制器性能的影响.     

用于温度传感芯片的开关电容积分器的设计

设计了一种应用于温度传感芯片的全差分开关电容积分器.在温度传感芯片中,Δ-Σ调制器接收温度传感模块输出电压信号,并将模拟的电压信号转换成对应的数字信号.全差分开关电容积分器是Δ-Σ调制器中最核心的元件,它把接收到的温度传感器模块输出的模拟信号转换为数字信号.在开关电容积分器的实际设计中,存在MOS开关的导通电阻和电荷注入、时钟溃通、采样尖峰等非理想因素.本文对这些非理想因素做了详细的分析,设计了一种全差分的开关电容积分器,可以抵消开关电容中电荷注入和时钟溃通带来的电压误差.同时,本文设计了一种全差分共源共栅放大器,可以很好的满足积分器的要求,从而提高整个系统的性能.     

高精度音频多位sigma-delta调制器设计

设计一个内部采用4位量化器的二阶单环多位sigma-delta调制器。为解决反馈回路中多位DAC元件失配导致的信号谐波失真问题,该sigma-delta调制器采用CLA(Clocked averaging algorithm)技术提高多位DAC的线性度,同时采用动态频率补偿技术增加积分器的稳定性。调制器信号频率带宽为24kHz,过采样率(OSR)为128,采用尺寸为0.5μm的CMOS工艺,工作电压为5V。测试结果表明:在输入信号频率为20kHz时,信噪比(SNR)达103dB,调制器输出信号无杂波动态范围为102dB;整个调制器功耗为87mW,芯片总面积为2.56mm2。     

一种适用于音频调制的混合架构低功耗Σ-Δ调制器

随着电子信息技术的发展,移动便携电子设备不断进入人们生活的各个方面.应用在模数混合信号系统的性能也在不断提高.模数转换器作为模数混合信号系统中核心的组成部分,ADC的性能水平直接决定了使用它的系统的性能水平.由于集成电路元件间匹配精度的限制,在同一工艺条件下,SARADC很难实现高精度,而Σ-ΔADC采用了过采样和噪声整形技术,大大降低了对元器件匹配的要求,易实现高精度,但量化器单元电路功耗较高,针对这些特点,提出了一种将SARADC和Σ-ΔADC相结合的架构——2阶5位Σ-Δ混合架调制器.其在传统Σ-ΔADC的结构上去除Flash型量化器,用低功耗的SAR型ADC作为量化器,保持了Σ-ΔADC的高精度特点,基于开关电容、积分器和采用动态比较器的逐次逼近型ADC来实现.ADC中的积分器采用运算跨导放大器(OTA)实现,前馈调制器中的多位量化器和模拟加法器由SAR模数转换器实现,模拟无源加法器嵌入到由电容器阵列和动态比较器组成的SAR ADC中,其中动态比较器无静态功耗.该芯片基于SMIC 180 nm CMOS工艺设计和验证,芯片版图的有效面积为0.56 mm2.通过对该调制器芯片的后仿真分析,验证了其方案可行性.仿真测试芯片电源电压1.8 V,以3.2 MS/s采样频率对输入的0～25 k Hz正弦波进行采样,峰值SNR=126 dB,芯片总功耗3.6 m W.     

一种16位1-kHz88-μW Δ-Σ模数调制器

分析了一个应用于测量的16位精度开关电容Δ-Σ模数调制器.该调制器采用3阶1位单环包含局部谐振器的前馈结构,在保证其具有较大的输入信号允许范围的同时引入零点优化来提高信号/噪声失真比.整体电路使用TSMC 0.35μm混合信号CMOS工艺,采用Spectre进行仿真.结果表明,在信号输入带宽为1 kHz、超采样率128条件下,调制器的动态输入范围为102 dB;在信号为-3.5 dB满幅输入时,其最大信号/噪声失真比为97.84 dB.此外,在1.5 V供电电压下,调制器的功耗仅为88μW,表现出较好的低功耗高精度性能.     

基于行波调制器的光量化器

介绍了一种基于行波调制器的光量化器.调制器的量化工作是建立在Pockels效应原理之上.当极化光通过加有电压的电光晶体时,光的极化方向发生偏转,偏转的角度正比于电压.用多个不同半波电压的行波调制器并联.这些调制器对同一输入射频电压,使用序列光脉冲分别进行量化,并构成二进制多bit位输出的光数字信号.依据这种结构原理,可以制成8-bit,12-bit等高精度量化器.量化速率可达100 GS/s.量化噪声不随bit位增加而增加.给出了4-bitA/D量化器的计算机仿真结果.     

超宽带系统中基于时域插值和抽取的新型Sigma-Delta转换器

无线通信系统中,超宽带(UWB)与正交频分复用(OFDM)技术相结合,具有超宽带、低功耗、抗多径衰落等优势.针对多频带OFDM-UWB信号的特点,提出一种基于时域插值和抽取的新型sigma-delta转换器用于完成数据的转换.时域插值使得多频带OFDM-UWB子载波间形成空隙,sigma-delta调制器将输入信号量化为1比特数据流的同时完成量化噪声整形.该sigma-delta调制器在量化噪声频谱中引入位于多频带OFDM-UWB子载波频点上的零点,将大部分量化噪声推到子载波空隙中,达到噪声整形效果.新型sigma-delta调制器采用无过采样结构,使得硬件实现相对容易,同时该结构还避免了OFDM系统的高峰均比问题.对信号进行时域插值与抽取降低了硬件复杂度和处理时间.理论分析和仿真结果表明了该调制器的有效性和可行性.     

一种应用于数字电源的模数转换器的设计

设计了一种应用于数字电源控制器的模数转换器,和传统的模数转换器不同,该模数转换器采用两步转换的结构,功耗低,面积小.通过模数转换器与数字脉宽调制器共用延迟锁定环,面积和功耗进一步降低;通过在斜波信号发生器中使用电流舵技术,提高了斜波信号发生器的线性度;通过数字逻辑的优化设计,解决了时间数字转换中两步量化同步和匹配的问题.该模数转换器采样频率为1MS/s,目标有效位为8bit.芯片在SMIC0.13μm CMOS工艺下流片,功耗为60μW,面积为0.03mm2,有效位达到6.5bit.     

应用于全数字锁相环中的精度可调的时间数字转换器

本文提出了一种应用于全数字锁相环中的分辨率可调的两级时间数字转换器.第一级采用缓冲器延时链结构,运用可异步重置的触发器作为采样单元;第二级采用Vernier延时链结构以提高时间分辨率.和传统的单级结构相比,两级架构可以在更低的电路面积下实现相同的测量范围,并提供更好的分辨率.为了降低工艺、电压、温度对分辨率的影响,本设计采用了电压控制的延时单元,通过调整其延时来降低分辨率的变化.本设计通过65nm工艺验证,总体面积0.06 mm2.仿真结果表明,在输入频率为1.2～1.8 GHz时,分辨率可达6.15 ps,动态范围1 260 ps,实现8 bits时间数字转换器,功耗仅2.5 mW.     

抗谐波锁定的延时锁相环

为了解决传统延时锁相环(DLL)结构在宽频率锁定范围中的无法锁定和谐波锁定问题,在传统DLL结构中加入启动控制电路,使DLL在上电阶段把环路滤波电容上的电压充电至电源电压,从而使压控延时线的初始延时在上电后达到最小,并且小于输入参考信号的1个周期.设计了带开关控制的鉴相器,将DLL的锁定过程分为粗调和微调两个阶段,压控延时线的延时在粗调阶段只能逐渐增大,在微调阶段微调,直到延时为输入参考信号的1个周期,从而克服了无法锁定以及谐波锁定的问题,而且减小了DLL的锁定时间.采用GSMC 0.13μm1P7MCMOS工艺设计、1.2 V的电源电压进行仿真,结果表明该DLL工作频率范围为300～500MHz,功耗小于3mW.     

2-2 MASH结构改进及其FPGA实现

针对多级噪声整形(Multi-stage Noise Shaping, MASH)结构的量化噪声问题,提出一种在传统MASH结构基础上改进的4阶两级MASH结构.首先分析传统MASH结构的原理,指出在输入信号延时处理上的不足,进而给出改进的MASH结构及理论分析.利用Altera公司的Stratix Ⅳ系列FPGA采用自顶向下的方法构建二阶单环调制器模拟部分、噪声抵消单元数字部分和数据处理部分等主要模块实现本文的MASH结构.仿真表明,改进的MASH结构较传统结构减少67%的延时,噪声整形性能比改进前提升9.7%,进一步降低量化噪声的影响.     

一种行为级的仿真方法及Sigma-Delta模数转换器的最优化设计

提出了一种行为级仿真方法,可以用于Sigma-Delta模数转换器系统级和行为级设计。与传统的行为级设计方法相比,该方法拥有更高的速度,更加易于使用,并且对于行为级设计来说有更高的效率。采用这种仿真方法,能详细分析模拟电路单元的非理想特性如积分器、比较器、运算放大器等,有助于实现高性能设计。为了验证该设计方法的有效性,设计了一个二阶Sigma-Delta模数转换器,并采用0.13μm混合信号CMOS工艺进行了流片。测试结果显示,调制器可以实现77.2dB的最高信噪比,相当于12.5位量化精度,而功耗仅为5.9mW(包括抽取滤波器为6.2mW)。     

一种新型级联∑△调制器系统结构

针对传统高阶级联∑△调制器结构电路复杂和对运算放大器的增益和线性度要求较高的缺点,提出了一种新型的2-3两级5阶多位量化器级联EA调制器系统结构.该结构的第1级采用2阶多位量化器的低失真∑△调制器结构,减小了运算放大器的非线性有限增益对调制器性能的影响.第2级采用信号传递函数等于单位增益的单环3阶∑△调制器,而不是传统级联结构中1阶或2阶∑△调制器,降低了电路的复杂程度.系统仿真结果表明:在最大增益为70 dB的非线性运算放大器增益、±0.2%的随机数模转换误差的非理想条件下,该调制器的最大信号噪声失真比能够达到95 dB.