两点量子元胞自动机全加器电路设计

针对两点量子元胞自动机在信号沿竖直方向进行取反操作时元胞容易发生翻转的问题,提出了一种将信号沿竖直方向的取反操作转移到水平方向的方法,并将此方法运用到两点量子元胞自动机的异或门结构以及基于此异或门结构的全加器电路的设计。利用遗传模拟退火算法对电路功能进行了仿真,仿真结果验证了该方法的可行性和正确性。与利用传统四点量子元胞自动机设计的全加器电路相比,文中设计的全加器电路所需的电子数和量子点数均减少了25%,电路集成度提高了6.2%。"     

利用集成全加器设计码制转换电路

介绍了用集成超前进位全加器设计码制转换电路的理论和方法，并举例说明其应用。     

一种模糊神经网络的硬件电路优化设计方式

为提高模拟电路实现模糊神经网络的精度,通过对模糊神经网络中的高斯函数电路、求小电路以及去模糊电路分别进行性能优化,从整体上达到模拟电路实现模糊神经网络中高精度、高速的特性要求.所设计的模糊神经网络整体电路采用电压模式实现,并通过逼近一个非线性函数来验证.所设计的模拟单元电路均采用TSMC 0.18 μm工艺参数设计完成.通过Cadence软件仿真,结果表明:在1.8 V的工作电压下,所提出的改进型单元电路具有精度高、结构简单、便于调节和扩展的特性,并且能够完整地实现模糊神经网络的控制.     

一种新的全加器设计方案

加法器几乎在各种电路中都有着广泛的应用,提出了一种新的全加器结构,并相对于传统全加器,从面积和速度两方面论述了这种新结构的优点。最后给出一个应用例子。     

通用电流模式滤波器的系统设计

电流模式滤波电路因具有频带宽,功耗小,动态范围大等优点已逐渐应用在高频、高速信号处理电路中,当前电流模式滤波电路中对通用高阶电流模式滤波器的设计研究存在明显不足,通过对电流模式滤波器的通用传输函数进行系统分析,提出了基于MOCCII设计任意阶电流模式滤波器的电路,该电路结构简单,元件参数容易确定,所有的RC元件均接地,便于单片集成。改变输出电流的组合方式,可实现多种功能的滤波器。结合实例进行了电路设计及PSPICE仿真,仿真结果证实了该设计的可行性。     

组合径向基函数神经网络的硬件实现

为了提高径向基函数(RBF)神经网络的泛化能力,提出了一种组合径向基函数神经网络,并通过对英文字母的识别进行了仿真验证。基于CMOS电路设计了该组合径向基函数神经网络,所有单元电路均采用HJTC 0.18μm CMOS数模混合工艺设计制造。通过PCB板实现了一个2×3的组合RBF神经网络,并对"一"和"1"的识别问题进行了验证。实验结果表明:该组合RBF神经网络电路结构简单,便于扩展和调节,提高了整个网络的泛化能力,为硬件实现更为复杂的组合径向基函数神经网络提供了可能。     

全加器的特性分析和应用

本文对全加器的各种特性进行了较完整的分析研究,提出了一些应用全加器的非常规设计方法。文中提出的全加器的通用特性,首次阐明了全加器的通用逻辑功能,从而为全加器应用于一般逻辑设计建立了理论基础。此外,用全加器实现对称函数等设计技术的研究,可能成为传统的逻辑设计技术的一个补充。     

一位全加器的设计与实现

全加器是计算机中运算器最主要的逻辑单元,全加器的研究对理解整个计算机硬件系统具有极其重要的意义。本文对全加器进行详细分析并给出两个简单的加法例子说明加法运算的实现过程并总结了设计组合逻辑电路的步骤和方法,该方法对其他数字逻辑电路的设计具有一定的指导意义。     

一种用Bi-CMOS技术实现的模糊控制器

提出一种新型的用Bi-CMOS技术实现的模糊控制器，该模型控制器隶属函数产生电路、取小运算电路和解模糊化电路，隶属函数产生电路可编程输出多个非线性函数，解模糊化电路采用归一化电路实现法运算，该模型控制器是可集成在一块芯片上的高速、低功耗系统。     

GaAs600门门阵列及电路设计系统的研究

本文提出一种以ＧａＡｓＭＥＳＦＥＴ双层金属布线工艺和ＳＤＦＬ电路形式为基础的ＧａＡｓ６００门门阵列基片的结构，阐述了实用ＧａＡｓ单元库的设计准则和方法，并以全加器为例说明了宏单元库的电路形式，几何结构，内部布线及对输入输出的考虑，实用ＧａＡｓ门阵列设计系统已在ＣＯＭＰＡＣＡＤ工作站上建立，文中给出了一个用该系统设计的应用实例。     

量子乘法器的设计及其实现方法

乘法器在数字信号处理和数字通信领域应用广泛,如何实现快速高效的乘法器关系着整个系统的运算速度。提出了一种新颖的量子乘法器设计方法,利用量子门设计一位量子全加器,并将n个一位量子全加器叠加在一起设计n位量子全加器,实现2个n位二进制数的加和;再利用2个控制非门设计置零电路,并使用置零电路设计量子右移算子;对二进制数乘法步骤进行改进,利用量子全加器和量子右移算子设计量子乘法器,同时设计实现此乘法器的量子线路。时间复杂度分析结果表明,本方法与目前最高效的量子乘法器具有相同的时间复杂度,并具有更简洁的实现方法。     

一种新的模2~n+1加法算法及其电路实现

为了提高制约余数系统运算速度的模2n+1加法器的性能,提出一种新的基于自然二进制数系统的模2n+1加法方法,采用简化的进位保留技术、并行超前思想以及条件和选择方法设计实现了快速模2n+1加法器。与传统的基于减一数系统的模2n+1加法器相比,该电路结构可以节省自然二进制数系统和减一数系统转换电路的开销。用SMIC0.13μm工艺实现的32位模2n+1加法器,其节省的面积开销可达传统电路的32.2%,节省的功耗开销可达12.6%,同时速度可以提升39.4%。     

基于半动态电路的32位高性能加法器设计

描述了一种采用半动态电路的32位高性能加法器的设计.设计中改进了现有稀疏树结构中的输出进位逻辑,在此基础上,设计了一种容偏斜多米诺和静态电路相结合的半动态电路,以及相应的多个控制时钟的时序策略.根据几种不同的加法器负载驱动情况,分别设计出不同的电路尺寸.采用SMIC 1.8V0.18μm CMOS工艺,在不同条件下的仿真结果表明,加法器电路取得了良好的性能.     

多位快速加法器的设计

加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。     

数字逻辑电路设计方法探讨

全加器是算术逻辑运算中非常重要的组成部分,对其深入探索、正确理解有极其重要的意义,通过对全加器的逻辑表达演变,采用不同器件,用多种方法设计出一位全加器,使实验者或产品开发者等在使用全加器时,根据具体条件,选择不同方法完成其功能,以达到对数字逻辑电路设计方法较全面的理解。     

利用中规模集成电路进行逻辑设计

用基本逻辑门电路、多路数据选择器、译码器实现全加器的设计方法     

VHDL硬件描述语言在数字电路设计中的应用

随着数字电子技术的发展,传统的数字电路设计方法已不能满足现代数字集成电路系统设计要求,借助硬件描述语言完成硬件设计成为电子设计的趋势。通过介绍VHDL硬件描述语言的基本结构、基本特点和设计流程,以全加器为例说明用VHDL语言设计数字逻辑电路的方法,并给出了仿真结果。结果表明,VHDL对数字电路的硬件描述能力强,在设计上非常有效,是数字电路教学中全新的理论联系实际的方法和培养学生实际动手能力的有效工具。     

对加法器CCS进位链的改进

介绍了一种对加法器CCS进位链的改进电路,并与没有进行改进的传统的CCS进位链电路进行比较。对这两种电路结构在同样的条件下用SPICE模拟。从实验结果中可以看到,4-bit的加法器单元的进位传输延迟时间缩短了34.39%,并且第4位和的传输延迟时间缩短了33.95%。     

16位超前进位加法器的设计

电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。     

基于状态空间的FPGA功能仿真策略

随着FPGA(field programmable gate array)芯片集成度的提高,基于FPGA的复杂系统设计成为数字电路的发展趋势,如何实现复杂电路的功能仿真成为设计者面临的难题。针对不同规模的FPGA设计,划分输入状态空间,提出了遍历性激励与伪随机激励相结合、软硬件协同的功能仿真策略,完成了4位半加器和32位乘法器的功能仿真实例。测试结果表明新的功能仿真策略能够加快仿真速度,尤其是对大规模FPGA设计。