一种RSA算法的新型ASIC实现

提出了一种实现RSA算法的新型ASIC结构,具有较小的芯片面积和较强的灵活性,适合于智能IC卡应用。利用0．5μm CMOS标准单元库实现了该RSA协处理器,约折合14K(2^10)等效门,面积约3mm^2,最高工作频率40MHz,完成1024位RSA加／解密运算需时375ms。     

用于无线传感器网络的AES协处理器设计

在讨论高级加密标准(AES,advanced encryption standard)的算法、电路实现的基础上,通过功耗、面积和速度的折衷完成了用于无线传感器网络的AES协处理器设计.重点讨论了实现设计中面积和功耗优化的问题.采用加密解密复用设计,减小了设计面积.通过分析功耗的瓶颈,采用低功耗的S盒设计和减小组合电路无效翻转的方法进行功耗优化,并给出了功耗仿真的结果.该设计能达到非常快的处理速度,数据率可达到每时钟周期1.33 byte.     

一种低功耗GaN基紫外焦平面读出电路设计

针对GaN基紫外焦平面,采用单端放大器的CTIA结构作为输入级,设计了一种小面积低功耗的读出电路,分析了电路的电荷增益、注入效率、功耗与噪声等性能指标。通过使用边积分边读出模式工作,电路功耗显著下降,当面阵大小为M×N时,仅与列数N有关。仿真结果表明,电路工作正常,电荷增益为1.6μV/e,注入效率可达96.8%,输出线性度大于99%,对噪声具有很好的抑制作用。     

CMOS电路中系统级低功耗设计研究

首先对SOC的概念和降低功耗的重要性做了简单介绍;接着阐述了CMOS电路的功耗来源和集成电路低功耗设计的基本方法.重点讨论了系统级低功耗设计的思想路线和具体方法.给出了并行技术、流水线技术和异步电路结构等技术方法.明确指出了降低集成电路功耗的根本所在,使之集成电路的低功耗设计成为有的放矢.     

单通道通讯模式异步流水线控制器

为了实现异步电路在实际应用中的低功耗、高性能特性,提出了一种基于单通道通讯协议的高速异步流水线控制单元和一种使用Muller C单元的高鲁棒性的QDI(quasidelay insensitive)异步流水线控制单元。第1种异步流水线控制单元采用独立的正反向响应电路,使得比近期提出的超高速异步流水线控制单元GasP电路的正向响应减小了50%的信号翻转。该电路使用TSMC 0.25μm CMOS工艺实现,HSPICE模拟结果表明与GasP电路相比正向响应时间减少38.1%,可以工作在2.2 GHz;第2种控制器与流行的QDI异步控制器STFB(single-track full-buffer)电路相比,以较少的面积代价,实现了时序验证上的极大简化。     

高安全性的智能卡芯片结构与设计

为适应信息安全系统的要求 ,提出一种高安全性的智能卡芯片结构 ,并进行了设计实现。通过集成 8位微处理器内核、 RSA用加解密协处理器和大容量的片内 Flash存储器 ,以及存储器访问控制电路和专用的硬件安全电路 ,实现了系统的整体安全可靠性。该结构采用 TSMC公司0 .35 μm 的 CMOS工艺设计和制造 ,可以在 374 ms完成 10 2 4位 RSA运算 ,实现数字签名和身份认证 ,并能有效地防止非法操作、 DPA (deferential power analysis)分析等常见的攻击 ,适用于电子商务、社会保障卡系统等高安全性的应用领域     

用于高速网络安全协处理器的抗功耗攻击AES算法引擎设计

为提高密码算法芯片抵抗侧信道攻击,尤其是功耗攻击技术的能力,针对一款用于高速网络安全协处理器中的AES(高级加密标准)算法引擎,采用了软件级数据掩模方法进行了抗功耗攻击的电路设计。该设计中的AES算法引擎的原始模块是一种加解密共用S-box的结构,采用2种完全不同的方法实现了抗功耗攻击电路:一种采用SRAM(static random access memory)方式来实现数据掩盖,另一种基于硬件复制方式。通过产生随机功耗或虚假功耗以掩盖实际功耗与加解密数据运算之间的关系。使用功耗仿真软件PrimePower进行仿真的结果表明,未加保护的电路在1 000条功耗曲线内就可以被攻破,采用了本设计的电路可以抵抗10 000条以上的功耗曲线,可见AES算法引擎的安全性有显著的提高。经FPGA(field programmable gate array)验证,证明本文提出的2种设计均是可行的。     

抗攻击低功耗RSA处理器设计与实现

RSA是目前应用最广的公钥算法之一,也是金融IC卡指定的算法。近年来已有多篇文章指出无保护的RSA容易受到侧信道攻击。而且由于算法复杂,RSA运算模块往往功耗大。针对双界面金融IC低功耗、高安全性的需求,该文设计了一种高效低功耗,并且可抵抗常见侧信道攻击的RSA处理器。采用基于Montgomery阶梯的抗侧信道对策,增强了RSA处理器抵抗简单功耗攻击、差分功耗攻击及常见故障攻击的能力;通过采用结合CIOS算法和Karatsuba算法的改进Montgomery模乘算法,使得RSA的Montgomery模乘速度提高了25%,同时实现了低功耗;针对智能IC卡资源受限的特点,以32位为步长设计计算单元,因此RSA长度可配置,最高可达2 048位。该文采用FPGA开发板上的C*Core C0系统对提出的RSA处理器进行了功能验证。在SMIC 0.13mm的工艺下,EDA综合结果显示:1 024位带侧信道防护措施的RSA在30MHz时钟下吞吐率为8.3kb/s,规模24 000gates,功耗为1.15mW。     

基于通用开关盒的FPGA互连结构低功耗设计

为了降低FPGA互连结构的功耗,针对目前FPGA普遍采用的通用互连结构,提出了快速结构评估框架—FDPAef,建立了功耗延时积的逐级优化步骤.在新型的通用开关盒互连结构（GSB）基础上,使用该评估框架对各种结构参数进行评估和优化,得到一种低功耗的GSB结构.经过MCNC基准电路测试实验表明,相比传统的CB/SB互连结构,优化得到的GSB结构能够使FPGA功耗延时积下降9.9%,面积下降10.7%.     

CMOS电路的低功耗逻辑综合

针对CMOS电路的功耗来源提出了一种低功耗综合流程.这种综合流程在不改变原有电路设计的前提下同时采用了门控时钟、操作数隔离和门级功率优化来降低功耗.对一个PTC(PWM/Timer/Counter)控制器的仿真表明，这种流程可以降低电路功耗57%，与仅使用门控时钟的流程相比可以进一步降低电路功耗21%.     

An asynchronous pipeline architecture for the low-power AES S-box

To obtain a low-power and compact implementation of the advanced encryption standard （AES） S- box, an asynchronous pipeline architecture over composite field arithmetic was proposed in this paper. In the presented S-box, some improvements were made as follows. （1） Level-sensitive latches were inserted in data path to block the propagation Of the dynamic hazards, which lowered the power of data path circuit. （2） Operations of latches were controlled by latch controllers based on presented asynchronous sequence element： LC-element, which utilized static asymmetric C-element to construct a simple and power-efficient circuit structure. （3） Implementation of the data path circuit was a semi-custom standard-cell circuit on 0.25μm complementary mental oxide semiconductor （CMOS） process; and the full-custom design methodology was adopted in the handshake circuit design. Experimental results show that the resulting circuit achieves nearly 46% improvement with moderate area penalty （ 11.7% ） compared with the related composite field S-box in power performance. The presented S-box circuit can be a hardware intelli-gent property （IP） embedded in the targeted systems such as wireless sensor networks （WSN）, smart-cards and radio frequency identification （RFID）.     

用进位存储加法器快速实现串行乘除法和平方根计算

为适应嵌入式低功耗微处理器的应用，提出了可同时实现浮点乘除法和平方根计算宏模块（MDS）的同步串行实现方式。乘法计算采用Booth算法迭代，除法与平方根计算的实现采用基4SRT算法，在迭代中共用商位查询表，可同步实现部分冗余结果向非冗余二进制的转换。为加快迭代的速度，摒弃了进位传递加法器（CPA），而采用进位存储加法器（CSA）来实现迭代中的加法运算。宏模块设计控制逻辑简单，资源面积占用少，迭代时间短，经可编程逻辑器件验证，速度可提高1倍以上。在此基础上，提出了对除法和平方根计算异步自定时实现方式的改进方案，该实现方式不仅易于版图布线，而且大大降低了瞬态功耗。     

盾构机密封舱土压平衡综合优化控制

为了实现盾构机掘进过程密封舱土压平衡的精确高效控制,提出了盾构刀盘系统、推进系统和排渣系统的综合优化控制方法.设计了以扭矩切深指数(TPI)和场切深指数(FPI)为特征输入参数的地层识别系统,然后建立了专家控制系统,根据地层识别的量化结果和控制规则给出刀盘转速的控制策略;在此基础上,提出了采用最小二乘支持向量机(LS-SVM)非线性预测控制方法来协调控制推进速度和螺旋输送机转速,并利用蚁群算法(ACS)滚动优化控制变量,实现密封舱土压平衡控制.实验结果表明即使在工况发生变化时亦能够很好地控制密封舱土压平衡,证明了方法的有效性,实现了盾构机土压平衡的多子系统协调优化控制.     

加密算法之RSA算法

RSA算法是使用最广泛的一种非对称密码体制.在对RSA算法的理论基础、原理、算法描述等进行研究的基础上,近一步研究了RSA算法在实现时应注意的问题以及它在数字签名、密钥交换等方面的应用.最后提出了一种对私有密钥进行幂模运算的改进方案,提高了RSA算法在解密时的运算速度.     

Similarity representation of pattern-information fMRI

Representational similarity analysis (RSA) is a rapidly developing multivariate platform to investigate the structure of neural activities. Similarity/dissimilarity is the core concept of RSA, realized by the construction of a representational dissimilarity matrix, that addresses the closeness/distance for each pair of research elements (e.g., one minus the correlation between the brain responses to 2 different stimuli) and in turn, constitutes a multivariate pattern as its analytic foundation. This approach is also welcome for its sensitivity in detecting subtle differences of distributed experimental effects in the brain. Importantly, RSA is not only an experimental tool but a promising data-analytical framework that can integrate cross-modal imaging signals, explore brain-behavior link, and verify computational models according to measured neural activities. RSA substantiates its integrative power by relating similarity structure in one domain (e.g., stimulus features) to that in another domain (e.g., neural activities). This review summarizes dissimilarity/similarity definition of RSA, introduces how to derive the dissimilarity structure in neural response pattern, and carry out connectivity analysis based on RSA platform. Several recent advances are highlighted, such as the extraction of across-subjects regularity, cross-validation of brain reactivity in human beings and monkeys, the incorporation of computational models and behavioral profiles into RSA. Voxel receptor field modeling, another promising multivariate tool of pattern elucidation, is presented and compared. The application of RSA is expected to surge and extend in many fields of neuro-science, computation, psychology and medicine. We also discuss the limitations of RSA and some critical questions that need to be addressed in future research.     

一个基于迭代的RSA算法的实现

针对RSA算法的计算密集性的特点，提出了一种简单而有效的基于迭代的实现方法，即将幂运算的模转变成乘法的模，最终转换成加法的模．它能够满足512位和l024位RSA公钥加密算法的实用要求．     

一种高功率因数交流LED驱动电路的设计

传统的LED驱动电路由于采用AC-DC变换器,需要大的电感和电解电容,导致LED驱动电路存在体积大、成本高、寿命短等问题,提出一种新型交流电压直接驱动的LED驱动电路。该驱动电路仅需要MOSFETs和运放等有源器件,输入电流能跟随输入电压呈正弦波形变换,以获得高功率因数和低THD。仿真和实验验证该驱动电路的电气特性。     

RSA密码算法的安全及有效实现

 RSA密码算法的实现电路易受到诸如能量分析、时间分析等旁门攻击。综述了RSA密码算法中模幂运算的主要攻击方法及其防御措施。针对模幂运算的软件实现和硬件实现,提出了基于随机概率的软件实现防御措施和基于模幂指数三进制表示的硬件实现防御措施。两种防御措施较之前的防御措施在安全性和效率方面都有显著的提高。两种防御措施具有通用性,可移植到ECC中的标量乘法运算中去。     

FAIMS系统用高频高压非对称脉冲电源设计

据高场非对称波形离子迁移谱(FAIMS)系统对非对称脉冲电源的要求,提出了一种FAIMS系统用高频高压非对称脉冲电源的设计方案。该方案依托于通用的半桥电路,辅之以Atmega16为核心的PWM生成电路、可靠的栅极驱动及高压功率MOSFET动态静态保护电路。该电源输出非对称方波幅值达2kV,当频率为200kHz,功耗仅为90W。测试结果表明该设计方案实际可行,能满足FAIMS检测系统的工作需求,且具有电路结构简单、频率占空比可调、功耗低等特点。     

Low-Power CMOS VCO with Dual-Band Local Oscillating Signal Outputs for 5/2. 5-GHz WLAN Transceivers

The paper describes a novel low-power CMOS voltage-controlled oscillator (VCO) with dual-band local oscillating (LO) signal outputs for 5/2. 5-GHz wireless local area network (WLAN) transceivers. The VCO is based on an on-chip symmetrical spiral inductor and a differential varactor. The 2. 5-GHz quadrature LO signals are generated using the injection-locked frequency divider (ILFD) technique. The ILFD structure is similar to the VCO structure with its wide tracking range. The design tool ASITIC was used to optimize all on-chip symmetrical inductors. The power consumption was kept low with differential LC tanks and the ILFD technique. The circuit was implemented in a 0.18-fim CMOS process. Hspice and SpectreRF simulations show the proposed circuit could generate low phase noise 5/2. 5-GHz dual band LO signals with a wide tuning range. The 2. 5-GHz LO signals are quadrature with almost no phase and amplitude errors. The circuit consumes less than 5. 3mW in the tuning range with a power supply voltage of 1