结直肠癌致病危险因素的分析及干预

针对近年来结直肠癌（CRC）发病率和死亡率日益上升的趋势,本文通过对CRC致病危险因素的分析及干预措施的介绍,旨在加强人们对CRC的防范意识,增进群众对CRC的了解,从而实现早发现,早诊断,早治疗的目标。     

循环冗余校验CRC的分析及硬件实现

为保证数据传输的正确性,需要对通信过程进行差错控制.循环冗余校验CRC由于编码简单、误判概率低,在通信系统中得到了广泛的应用.介绍了循环冗余校验码的基本原理,重点分析了其硬件电路的实现方法,并在此基础上用VHDL语言设计了CRC编码程序,给出了应用于通信系统中的仿真结果.     

通用并行CRC计算原理及其硬件实现方法

通用并行CRC算法及其硬件实现方法 ,适用于不同的CRC生成多项式和不同的并行数据长度 ,与目前常用的查表法相比较 ,不需要存放余数表的高速存储器 ,减少了时延 ,并可以通过增加并行数据长度的方法来降低高速数据传送系统的CRC运算时钟频率 .     

基于MACHXL的CRC编码和校验电路的实现

本文介绍了基于MACHXL的CRC编码和校验电路的设计和实现,阐述了CRC编码方法和校验的基本思想,进而阐明了CRC编码和校验的CPLD电路的具体实现。     

基于微处理器的CRC快速实现

CRC检错码以其优越的检错性能,被广泛应用在控制系统中,用来保证上下位机之间信息的传输可靠性,对实时控制系统而言,其编译码处理速度非常重要.随着计算机和微处理器运算速度的提高,价格昂贵的硬件检错技术正在被软件处理技术所替代,文献中作者通过预置编码查表方式提出了一种CRC编译码的快速实现方法.本文分析了一种基于字节查表和运算结合的CRC编译方法,具有占有存储空间少、实现简单和实时性强等特点,适用于远程数据采集系统和控制系统.     

ATM协议处理中CRC的并行实现

在传统的串行CRC电路的基础上推导出并行的CRC算法,并以ATM协议中的CRC产生多项式为例,在MAX PLUS Ⅱ环境中对该算法进行模拟,分析了并行CRC的性能。     

实现VHDL与Verilog HDL混合编程的一种方法

介绍了一种在Maxplus Ⅱ下实现Verilog HDL语言和VHDL语言混合编程的方法，并进行了比较．以CRC电路为例进行了介绍．在混合编程的指导思想下，可以实现Verilog HDL和VHDL编写的模块．     

循环冗余校验原理分析及硬件实现

在网络数据通信中,由于噪声干扰或者传输中断等原因,往往使数据在传输的过程中出现错误,为了及时、可靠的把数据传输出去,就必须进行差错控制。循环冗余校验CRC（Cyclic Redundancy Check）因其编码简单且误判率很低,在数据通信系统中得到了广泛的应用。本文介绍了循环冗余效验码的基本原理及其硬件电路实现。     

CRC编码算法研究与实现

目的研究CRC编码中模2除法运算的规则,解决CRC编解码过程中的延时问题。方法对CRC编码中模2除法进行变换,得出一种无延时、简单、实用的编码算法。结果采用Verilog语言设计一个经过验证的16位无延时的CRC-16软核。结论该软核可直接应用到具有CRC-16校验电路的收发器中。     

CRC在数据通信中的应用及其软件实现

论述了 CRC 校验的数学原理及其在数据通信中的应用,分别给出了用单片机8031的汇编语言实现和用 BASIC 及 C 语言的高级语言实现 CRC 校验的程序。并阐述了 CRC 校验技术在数据通信及其计算机数据存储中的应用。     

一种通用多通道并行CRC计算及其实现

对循环冗余校验码(CRC)现有计算方法存在的问题,提出一种有多个计算器同时计算的通用多通道并行CRC计算新方法,证明了该算法及相关定理,并用实例验证了算法正确性.研究不同参数下该算法软件计算的性能,并实现了高达26 Gbit/s硬件CRC计算.分析表明该算法可大幅度提高软硬件计算速度,通过合理选择有关参数能提高CRC计算性价比,在10 G以太网和40 G SDH等未来高速网络中有较大的应用价值.     

PLI-CRC校验码在EoS封装技术中的实现

EoS( Ethernet over SDH)技术结合了SDH和以太网两者的优势,实现了以太网数据在SDH上传输.针对硬件资源优化及EoS系统中数据帧长PLI的CRC-16校验码算法特点,提出基于FPGA的改进实现方法,通过电路仿真与综合结果表明,该方法实现了对高速并行化数据传输的有效保护,在资源消耗、实现效率两方面都取得了较好效果.     

循环冗余校验算法分析和实现

在网络中传输报文时,噪声干扰或传输中断等因素往往使接收端收到的报文出现错码。为了及时可靠地把报文传输给对方并有效地检测错误,需要采用差错控制。循环冗余校验CRC（Cyclic Redundancy Check）是由分组线性码分支而来,其主要应用是二元码组。循环冗余校验CRC编码简单且误判概率很低,在通信系统中得到了广泛的应用。文中详细介绍了循环冗余校验CRC的差错控制原理及其实现方法。     

A Neurocomputing Model for Binary Coded Genetic Algorithm

A neurocomputing model for Genetic Algorithm (GA) to break the speed bottleneck of GA was proposed. With all genetic operations parallel implemented by NN-based sub-modules, the model integrates both the strongpoint of parallel GA (PGA) and those of hardware GA (HGA). Moreover a new crossover operator named universe crossover was also proposed to suit the NN-based realization.This model was tested with a benchmark function set, and the experimental results validated the potential of the neurocomputing model.The significance of this model means that HGA and PGA can be integrated and the inherent parallelism of GA can be explicitly and farthest realized, as a result, the optimization speed of GA will be accelerated by one or two magnitudes compered to the serial implementation with same speed hardware, and GA will be turned from an algorithm into a machine.     

基于FPGA的H.264解码核的实现

对H.264/AVC的视频解码问题进行了研究,给出了H.264解码核的硬件实现方案,对熵解码CAVLC查表方案进行了优化.介绍了句法预测模块、反量化、逆DCT以及帧内预测模块的具体实现结构;并引入流水线、并行处理和状态机处理方法来提高处理速度,实现了解码结构上的优化.本算法在EP2S60F672C5ES FPGA上获得验证,结果表明给出的H.264解码算法是正确的,且有节省硬件资源和较快解码速度的优点.     

并行CRC算法硬件实现研究与VHDL设计

介绍了循环冗余校验码(CRC)的生成算法,在分析讨论了几种常见CRC算法硬件实现的基础上,以VHDL给出了一种简单通用的CRC并行计算实现方法.该方法适用于各种不同的CRC生成多项式和各种不同的信息码宽度(如8位、16位、及32位等),经Altera公司的EDA开发工具软件QuartusII6.0编译、综合、优化、适配和仿真,得相关的时序仿真波形图、RTL图和占用硬件资源报告.分析各种数据报告可知设计意图得到了有效的贯彻.该设计最终还以杭州康芯公司GW48系列的SOPC/EDA实验开发系统所带的Cyclone系列中的EP1C12Q240C8芯片为硬件载体,经下载测试证实了设计的可靠性.     

基于五阶CNN的图像边检测算法研究

边缘是图像的最基本的特征之一,边缘提取是图像分析中非常重要的步骤,而细胞神经网络是边缘检测中很有效的一种方法.作者基于细胞神经网络(cellular neural network,简称CNN),研究了5阶CNN模板对图像边缘检测的过程,阐述了算法实现过程中的关键步骤,并且证明了算法的稳定性.对图像分别采用基于5阶、3阶CNN算法和经典算子(Prewit、Canny、Sobel等)进行边缘提取,定性分析比较了几类算法在性能上的优劣,定量比较了检测结果的准确性.实验结果表明,基于5阶CNN模板算法的边缘检测结果更加显著,且在硬件实现上能够高速并行计算,实现图像实时处理.     

改进的并行积分算法低通滤波器的FPGA设计

对积分算法低通滤波器进行了理论分析,通过加Hamming窗对其进行了改进,使其频谱泄漏有了很大改善.分析了并行结构滤波器的实现方法以及可行性,在FPGA器件上对该算法实现并行设计,给出了硬件具体实现模块.从实验结果可以看出,这种改进滤波器实现结构的算法可以灵活地处理综合的面积和速度的约束关系,使最后的设计达到最优.     

小波阈值算法的FPGA实现

针对传统的阈值算法排序量多、消耗资源大和速度慢等缺点,提出了一种基于FPGA的快速中值选取器的设计方法.介绍了3点排序器和一种基于3×3点的中值选取器及其MATLAB仿真,针对基于3×3点的全流水并行243点中值选取器的结构利用率低,依据FPGA的硬件特点,设计了一种串并行交替的3n点中值选取器的硬件架构,阐述了快速中值选取器的硬件构架设计,对整个系统进行了仿真,并对仿真结果进行了分析说明.     

无线传感器网络系统中循环冗余校验码算法分析和实现

在无线传感器网络系统中,为了保证在数据链路层建立可靠、透明的链接,同时均衡能量能量消耗与误码率的问题,可以加入足够多的冗余数据便于检测错误,从而重传数据帧。循环冗余校验（CRC）就是一种被广泛采用的错误检验编码。介绍了循环冗余校验码的差错控制原理及其在无线传感器网络数据链路层上的算法实现。