一种具有噪声整形功能的2 bit/cycle SAR ADC的设计

基于180nm CMOS工艺,设计了一种2 bit/cycle结构的8 bit、100 MS/s逐次逼近模数转换器（SAR ADC）. 采用两个DAC电容阵列SIG_DAC、REF_DAC实现了2 bit/cycle量化,其中SIG_DAC采用上极板采样大大减少了电容数目,分裂电容式结构和优化的异步SAR逻辑提高了ADC的转换速度. 应用一种噪声整形技术,有效提高了过采样时ADC的信噪失真比（SNDR）. 在1.8 V电源电压和100 MS/s采样率条件下,未加入噪声整形时,仿真得到ADC的SNDR为46.22 dB,加入噪声整形后,过采样率为10时,仿真得到的SNDR为57.49 dB,提高了11.27 dB,ADC的有效位数提高了约1.88 bit,达到9.26 bit.      

一种具有2-bit/cycle结构的400-MS/s 8-bit逐次逼近型模数转换器设计

设计了一种高速的逐次逼近型模数转换器(Successive Approximated Register Analog-Digital Converter,SAR ADC),与传统SAR ADC相比,该ADC除了采样电容阵列,额外使用了一个辅助数模转换器(Auxiliary Digital-Analog Converter,AUX-DAC)来实现2-bit/cycle.系统设计的SAR ADC使用了一个共享的内插预放大器,可以将输入信号和比较器隔离开,减小了比较器的回踢噪声.为了进一步提高转换速度,采用比较器交替工作模式,其输出结果直接送给电容阵列进行处理,与传统SAR ADC相比大大减小了逻辑延时.由于架构中使用了多路比较器,因此采用前台校准技术用来校正比较器的失调电压.后仿结果表明该ADC在400M采样速率和1.2V的电源电压下,可以实现48dB的SNDR,功耗为5.6mW,优值FoM为67fJ/conversion-step.     

一种低复杂度逐次逼近型数模转换器设计与仿真

为了降低模数转换器复杂度和功耗,基于低复杂度电容阵列DAC设计了一种低功耗逐次逼近型模数转换器（SAR ADC）. 该结构中,电容阵列DAC每个电容只有两种参考电平选择,降低逻辑控制电路和电容驱动电路的复杂度,电容阵列DAC最低位电容参与转换,使需要的总单位电容数量相比单调结构减少一半;比较器采用两级动态结构,降低功耗;移位寄存器采用动态锁存电路结构,降低功耗和减少误码;电容驱动电路采用CMOS反相器结构,减少晶体管数量. SAR ADC电路仿真结果显示:在1.0 V电源电压和采样速率为100 kHz 时,SAR ADC功耗为0.45 W ,有效位（ENOB）为9.99 bit ,其单步转换功耗为4.4 fJ.     

一种超低功耗模数转换器的设计与仿真

为了降低电子终端设备的功耗,文中提出了一种基于C-2C电容阵列DAC的超低功耗SAR ADC。首先,通过使用C-2C电容和三电平转换方案,文中的电容阵列DAC转换能耗相比传统结构降低99.41%,面积减少87.2%。接着,采用基于动态逻辑的逐次逼近寄存器（SAR）和两级全动态比较降低SAR ADC整体功耗。最后,SAR ADC在180nm CMOS工艺下进行设计与仿真。仿真结果表明:在1V电源电压,100kS/s的采样频率下,ADC的信噪失真比（SNDR）为61.59dB,有效位（ENOB）为9.93位,总功耗为0.188W,品质因素（FOM）值为1.9fJ/Conv.-step。文中设计的超低功耗SAR ADC适用于低功耗电子终端设备。     

14位低功耗逐次逼近型模数转换器设计

为了克服传统逐次逼近型模数转换器(SAR ADC)精度低和能量效率低的问题,通过采用新型开关切换策略来提高SAR ADC的能量效率,采用冗余电容阵列和数字纠错技术来提高SAR ADC的精度。电路采用SMIC110nm CMOS工艺实现,并结合Cadence模拟开发套件进行后仿验证。结果表明,在工作电压为1.2 V,采样速率为1 MS/s时,输入0.301 MHz的正弦波,SAR ADC的有效位数(ENOB)达到了13.25 bits,信号噪声失真比(SNDR)为81.55 dB,功耗为181μW;所设计的SAR ADC电路的精度和功耗得到了有效改善。     

一种采用时域比较器的低功耗逐次逼近型模数转换器的设计

基于CMOS 90 nm工艺设计了一款采用时域比较器的10位逐次逼近型模数转换器（successive approximation register analog-to-digital convertor,SAR ADC）.与传统动态比较器相比,时域比较器利用差分多级电压控制型延时线将电压信号转为时间信号,并通过鉴相器鉴别相位差而得到比较器结果,减小了共模偏移对比较器的影响和静态功耗.同时,电路采用部分单调式的电容阵列电压转换过程,有效减小电容阵列总电容及其功耗.仿真结果表明,在电源电压1 V,采样率308 kS/s,信号幅度0.9 V的情况下,有效位数（ENOB）为9.45 bits,功耗为13.48 μW.      

一种基于伪随机动态补偿的12位250 MS/s流水线ADC

提出了一种基于伪随机补偿技术的流水线模数转换器(ADC)子级电路.该子级电路能够对比较器失调和电容失配误差进行实时动态补偿.误差补偿采用伪随机序列控制比较器阵列中参考比较电压的方式实现.比较器的高低位被随机分配,以消除各比较器固有失调对量化精度的影响,同时子ADC输出的温度计码具有伪随机特性,可进一步消除MDAC电容失配误差对余量输出的影响.基于该子级电路设计了一种12位250 MS/s流水线ADC,电路采用0.18μm 1P5M1.8 V CMOS工艺实现,面积为2.5 mm2.测试结果表明,该ADC在全速采样条件下对20 MHz输入信号的信噪比(SNR)为69.92 dB,无杂散动态范围(SFDR)为81.17 dB,积分非线性误差(INL)为-0.4~+0.65 LSB,微分非线性误差(DNL)为-0.2~+0.15 LSB,功耗为320 mW.     

针对植入式应用的8位100kS/s的逐次逼近型模数转换器设计

针对植入式医疗电子的应用需求设计了一个8位100 kS/s的低功耗逐次逼近型模数转换器(SAR ADC),并且基于0.13μm 1P8M工艺进行了流片(tape-out)验证.为了达到降低功耗的设计目标,对SAR ADC的子模块进行了仔细的分析设计:采用满足精度和速度要求的无源互补开关;采用失调(offset)优化的无静态电流的动态比较器;采用无静态功耗的电容阵列子数模转化器.测试结果表明,当输入测试信号为9.37 kHz时,该SAR ADC的信号噪声失真比(SNDR)为49.2 dB,动态无杂散范围(SFDR)为63 dB,有效位(ENOB)为7.8位.其微分非线性(DNL)和积分非线性(INL)分别为-0.15/+0.15 LSB和-0.35/+0.23 LSB,功耗为3.2μW,优值(FoM)为143 fJ/conversion-step.     

一种采用时间交织结构的低功耗Pipelined SAR模数转换器设计

设计了一款低功耗12bit 100MS/s流水线逐次逼近型模数转换器(Pipelined SAR ADC),提出了一种第二级子模数转换器时间交织的结构,改善了模数转换器的采样率;优化Pipelined SAR ADC前后级子ADC的位数关系,同时结合半增益运算放大器技术,降低了运放的设计难度,减小了运放的功耗.本设计是在TSMC65nm LP工艺下设计实现的,在电源电压为1.2V,采样率为100MS/s,输入信号为49.1MHz时,此ADC可达到69.44dB的信噪比(SNDR)和74.04dB的无杂散动态范围(SFDR),功耗为8.6mW.     

一种低复杂度逐次逼近型模数转换器设计与仿真

为了降低模数转换器(ADC)复杂度和功耗,基于低复杂度电容阵列数模转换器(DAC)参考电平切换方案,设计了一种低复杂度逐次逼近型模数转换器(SAR ADC).电容阵列DAC中电容采用双参考电平结构,降低电路的复杂度;比较器采用低复杂度两级动态结构,降低功耗;移位寄存器采用低复杂度动态锁存电路结构,降低功耗和减少误码;电容驱动电路采用低复杂度互补金属氧化物半导体(CMOS)反相器结构,减少晶体管数量. SAR ADC电路的仿真结果显示:在电压为1.0 V和采样频率为100 k Hz时,SAR ADC功耗为0.45μW,有效位(ENOB)为9.99 bit,其单步转换功耗为4.4 f J.该SAR ADC指标满足低功耗的要求,适用于便携式、植入式、穿戴式和无线传感器节点等低功耗电子终端.     

应用于SAR ADC中逐次逼近寄存器的设计

逐次逼近寄存器(SAR registers)协调DAC(Digital-to-Analog Converter,数模转换器)和比较器共同工作,完成逐次逼近逻辑,在SAR ADC(Successive approximation A/D Converter,逐次逼近型模数转换器)的设计中非常重要。设计了一个应用于5V单电源电压、采样率为1MSPs、12bits、低功耗SAR ADC中的逐次逼近寄存器。通过比较分析逻辑综合和全定制两种方法,选择了全定制方法来实现逐次逼近寄存器,实现功耗、面积的最佳优化。     

一种具有超低跳变电压点的电压比较器

针对CMOS集成电路中高精度低跳变电压点电压比较器设计的难点,设计了一种具有超低跳变电压点的新型电压比较器,其特点是利用输入失调电压来设置比较器的跳变点电压值,满足了许多需要用到此类比较器而用传统方法无法满足要求的场合,电路在1.2μmBiCMOS工艺下实现。比较器的跳变点电压低达45.5mV,且可以根据需要方便地予以调节.该比较器最小分辨率为±0.5mV,具有结构简单和通用性好的特点,可广泛应用于不同的SoC环境.     

基于CMOS工艺的10位逐次逼近型模数转换器设计分析

逐次逼近型模数转换器由于性能折衷而得到了广泛的应用。其中，比较器和数模转换器的精度和速度极大地限制了整个系统的性能。因此，具有失配校准功能的比较器是逐次逼近型模数转换器的关键。设计了10bit逐次逼近型模数转换器中的比较器，对比较器的电路结构和工作原理有较详细的论述。     

高速高精度比较器的设计

根据预放大锁存快速比较理论,设计了一种应用于12 bit、1 MS/s逐次转换型模数转换器的比较器。采用上华0.5μm CMOS工艺,基于Hspice仿真工具,提出了测量预放大器和锁存器的失调电压的新方法。对已有失调校准技术进行改进,进一步降低了预放大器和锁存器的失调电压,显著提高了比较器的精度。采用Cadence Spectre进行仿真,结果表明,在5 V单电源电压、20 MHz时钟频率时,分辨率可以达到0.8 mV,满足12 bit SAR ADC的精度要求。     

采样-保持电路中的一种增益误差自校正方法

提出一种用于流水线模数转换器(ADC)中的模拟增益误差自校正电路．该电路由一个可编程电容阵列、一个比较器和一小块数字电路组成，通过对第一级采样一保持电路的增益进行校正，使它的增益误差达到12bit转换精度的要求。仿真结果表明，整个流水线ADC的有效量化位数从原来的9．95bit提高到11bit。     

基于能耗平衡原理的引信模拟自毁电路

针对引信模拟自毁电路低压失效问题,提出了一种基于能耗平衡原理的分立式元件自毁电路改进方案.通过严格控制比较器输入端的电压值,实现发火电容在低电压充电情况下顺利储能;建立电路能耗数学模型,精确设计了自毁时间;采用蒙特卡洛方法,分析了元器件容差对电路特性的影响.仿真计算表明,该方案可将欠压发火阈值降低至4.5V,自毁时间相对误差不超过1%,电路可在5.5~15.0V电压范围内可靠作用.