DDR2 SDRAM控制器的FPGA实现

龙芯SoC第一版本(ICT-E32)中集成的是SDRAM控制器,但鉴于SDRAM性能的限制,使其成为提高龙芯SoC性能的瓶颈.为了进一步提高龙芯SoC性能,在新一款中集成了DDR2控制器.因为DDR2采用了新技术,使其实现相对于SDRAM更为复杂,因此预先在FPGA上对其进行实现,以方便对其在整个SoC设计中的集成.目前,该控制器已经通过功能仿真,并在Xilinx公司的Virtex-4系列FPGA上得以实现.     

基于Spark/Shark的电力用采大数据OLAP分析系统

用电信息大数据上的OLAP查询涉及数据量大,具有多表连接操作频繁、SQL结构复杂等特点,传统关系型数据库面对该类应用,表现出可扩展性弱、数据写入吞吐量低与查询效率低等问题.为此设计了一套基于Spark/Shark的电力大数据OLAP分析系统,该系统采用分布式文件系统HDFS保存电力用电信息采集系统的大数据,通过Shark进行前端SQL解析,Spark进行查询计算;然而,原生Shark只支持粗粒度分区,不支持细粒度的索引技术,难以高效地过滤无关数据,影响了查询性能.为克服这一不足,该系统设计了一种基于前缀树的细粒度索引结构TrieIndex,并通过数据重组技术优化了数据在HDFS的分布,提升了Shark的数据过滤能力以及用电信息大数据OLAP分析的性能.真实用电信息采集系统数据与查询的实验结果表明,该系统比关系型数据库的写入速度提升了12倍,比原生Shark的查询效率提升了10倍以上.     

嵌入式电容层析成像系统的成像加速方法研究

为了提高嵌入式系统设计中电容层析成像(ECT)的图像重构速度,研究了一种针对进阶精简指令集机器加上现场可编程门阵列(ARM+FPGA)硬件架构的图像重构算法加速技术。针对广泛应用且鲁棒的Landweber迭代算法(ILA),首先分析算法结构,然后基于FPGA的流水线特点,改进ILA涉及的循环结构,从而达到加速的效果。同时,针对ARM+FPGA架构的特点,讨论了ARM核与FPGA核各自的任务分配方式,进一步优化了算法速度。为了验证算法的有效性,分别在使用MATLAB编程和使用提出的加速方法搭建的ZYNQ平台进行了图像重构实验,从图像重构耗时、图像相对误差和图像相关系数3个指标论证提出方法的有效性。实验结果显示,使用搭建的ZYNQ平台进行Landweber算法成像时,每个图像的运行时间比使用MATLAB编程的运行时间减少了30%～40%。该研究在保持重构精度的同时有效提升了迭代算法的速度,对于ECT系统的硬件加速具有一定适用性。     

FPGA被动并行配置控制器的研究与实现

为了快速方便地配置FPGA,文章提出了使用Flash存储FPGA的配置数据,再由CPLD控制Flash将存储的数据采用并行方式下载到FPGA的方法.由于Flash掉电后数据不会丢失,这样就解决了FPGA掉电易失的问题.该文给出了具体的硬件电路和软件模块的编程思路,通过仿真测试表明本设计的可行性.     

一种新的基于FPGA的立体图像差异性算法

提出了一种新的基于FPGA的立体图像差异性算法,它以块匹配算法为基础,根据FPGA的特点,对图像相关性的公式进行设计优化,并结合穷尽方式搜索和预测方式搜索,提高算法的执行速度.设计基于FPGA的立体图像差异性算法IP核,充分利用FPGA独特的并行处理机制和强大的运算能力以提高系统的处理速度和性能.系统测试结果表明,基于FPGA的立体图像差异性算法,可以达到每秒33帧的处理能力,处理速度能够达到PC机的二百倍以上,具有较好的实时性;且能够连续处理500帧图像数据,具有较好的稳定性.     

基于高分三号卫星的实时船舶检测算法

针对目前在轨星载合成孔径雷达(synthetic aperture radar,SAR)船舶检测主要基于地面处理平台,无法满足星上实时任务规划发展需求的问题,基于现场可编程门阵列(field programmable gate array,FPGA)处理架构,设计了一套用于星上实时处理系统的SAR船舶目标检测算法.结合星载SAR对海观测典型参数指标,在现有处理平台架构上优化所设计算法,最终形成可用于星载SAR船舶目标实时处理系统的检测算法.通过高分三号的59幅SAR图像数据详尽的验证所设计算法的性能.测试结果表明,算法满足系统的可行性和时效性需求.     

热力系统模糊控制软件开发系统的研究

为了解决模糊控制器编程复杂和在热力系统的控制中引入模糊控制较为困难等问题,论文采用"软件工程"的设计思想,选择了Tsukamoto等模糊推理算法,用"数据流文件"的方法设计了用于数据交换的动态连接库,成功地开发出了一套模糊控制开发软件系统.系统通过简化模糊控制器的编程工作提高了开发模糊控制器的效率,通过选用成熟的模糊控制算法保证了模糊控制器的可靠性.用系统开发的模糊控制器可以用来控制各种中小规模的对象,效果优于常规控制方法.     

运动估计算法设计及FPGA实现

为进一步提高编码效率，在研究菱形算法的基础上，采用了“十字”形运动估计算法，设计了硬件电路，并用FPGA（Field-Programmable Gate Array）实现了算法．结合算法的特点，设计了整体框架结构，提出了一种高度并行、紧凑流水线的FPGA实现方案．用Verilog HDL硬件描述语言设计了编码，在QUARTUS Ⅱ集成开发环境下，进行了仿真验证，并写入FPGA芯片，实现了“十字”形运动估计算法．经测试表明：该设计方案搜索高效、逻辑简洁，对比全搜索法占用硬件资源较小．可广泛应用到移动视频通信、远程无线监控等领域．     

基于HLS和PYNQ图像缩放的硬件加速器设计

针对CPU进行图像处理已经无法满足系统实时性需求这一情况,提出了一种基于HLS和PYNQ的图像处理硬件加速器设计。该设计利用了FPGA具有数据并行处理的优势,克服了FPGA不易开发、移植性较差的缺陷。首先选择图像缩放处理算法作为实验的测试对象;然后在ZYNQ平台上根据软硬件协同的特点分配不同的系统任务,通过HLS开发工具使用C++实现和优化图像处理算法,并转化成RTL文件,再打包成IP核输出;在Vivado2018.3上搭建硬件实验平台,通过Jupyter Lab对实验进行验证和分析。结果表明,缩放算法的处理速度由CPU端的1 110 ms缩减为FPGA端的213 ms,执行速度提升了5倍。     

基于深度学习的FPGA快速布局算法

本文提出一种新型的基于深度学习的FPGA快速布局算法,将FPGA布局转化为动态的进行逻辑单元块的选择和逻辑单元块位置确定的过程,从而实现电路网表在FPGA上的逐步布局.其中每一个逻辑单元块的位置确定由训练好的深度学习网络预测实现,所有逻辑单元块位置确定之后采用基于交换的快速详细布局算法进行优化.实验中使用MCNC基准电路进行测试,将测试结果与VPR中基于模拟退火的布局算法进行对比,结果表明:在关键路径延时平均9.8%布线后的损失代价下,整个布局过程的运行速度平均提升了24.54倍,其中处理十万量级大规模电路实现64.9倍的速度提升.     

Multiple MIPS 4Kc cores based interrupt controller design and its implementation on HDTV SoC platform

A multiple MIPS 4Kc processor cores based interrupt processing system is introduced. The interrupt controller plays a key role in the high definition television （HDTV） system-on-a-chip （SoC） platform, especially when it is a multiple processor system. Based on a general introduction to the whole HDTV SoC platform, a layered interrupt controller and its implementation are discussed in detail. The proposed scheme was implemented in our FPGA verification board. The results indicate that our scheme is reliable and efficient. Meanwhile, as a functional intellectual property （IP）, the interrupt controller has reusability and expandability with the layered structure.     

基于AXI总线串行RapidIO端点控制器的FPGA实现

针对现代高性能嵌入式系统高速串行RapidIO (SRIO)信号接入的应用需求, 提出一种基于AXI总线的SRIO端点控制器IP核设计方案。以XC5VLX220-FF1760现场可编程门阵列芯片为目标器件, 利用硬件设计实现SRIO接口电路。该方案采用合理的硬件结构, 能够提高信息采集和输出的时效性。此外, AXI总线能够使SRIO端点控制器IP核更方便地集成到SoC芯片中, 可以在片内提供更高的数据传输带宽。利用SRIO协议实现的FPGA内置多DSP IP核, 读写操作速率能稳定地达到每通道3.125 Gb/s, 表明所提出的IP具有高性能。     

Ethernet PON系统核心MAC控制器的设计与实现

提出了一种EPON系统核心MAC控制器的设计方案，融合FPGA技术与嵌入式系统实现了EPON的点对多点MAC接入功能．帧校验、加密、分类及仲裁等控制部分用FPGA完成，涉及复杂算法的注册与动态带宽分配利用嵌入式Linux平台实现．对MAC控制器设计中的关键技术点进行了全面阐述，提出了一种基于滑动窗机制的动态带宽分配方案以改善网络QOS性能．系统仿真结果表明，该设计方案可以采用低成本的FPGA来实现，为开发MAC控制器专用芯片提供了实用参考．     

基于FPGA的微波炉控制器设计

本文通过VHDL的编程来实现微波炉控制系统各个模块的功能,顶层的设计使用图形输入来实现,体现了基于FPGA的微波炉控制系统模块化的设计理念和通过状态图来表现的描述方法,以及通过VHDL硬件描述语言的编程过程,并且使用Quartus II软件实现仿真。该微波炉控制系统较于基于单片机设计的市面上大多数微波炉控制系统来说,有着电路设计简单、灵活性强、功能扩展性强等优点。该系统主要由以下模块组成:状态控制电路、数据装载电路、计时电路、显示译码电路。经过对系统的分析,以及合理的进行模块连接,利用FPGA芯片进行波形仿真,验证了该系统的可行性,基本实现了该设计的预期要求。     

基于FPGA自平衡控制器的设计

针对旋转编码器角度测量与步进电机控制的特点,介绍了一种基于FPGA为核心器件,运用VHDL硬件描述语言在FPGA中实现旋转编码器倍频、辨向、计数的功能,旋转编码器为角度传感器以及步进电机为驱动的自平衡控制器设计的方法。整个系统利用Quartus编程软件仿真分析正确,硬件实验平台验证该系统运行稳定、测量准确。     

MS Windows兼容的系统芯片硬件核心的分析与实践

研究了开发MS Windows兼容的系统芯片硬件核心的方法.该方法在确保MS Windows兼容的前提下,通过多次模拟运行、逐步抽取的方式获得硬件核心基本系统功能规范.实验表明,相对于完整系统,该硬件核心的复杂度大幅度降低,同时表明不同MS Windows版本所需硬件核心有明显差别.此外,还在FPGA原型上验证了支持MS Windows 98的系统芯片硬件核心.     

构造SoC级透明路径的0-1规划方法

为解决如何以低面积开销为系统芯片(SoC)构建透明路径测试访问机制从而有效进行测试复用的问题,提出了SoC级透明路径构建方法,将透明路径构建问题转化为0-1规划问题,同时考虑测试调度,以缩短测试加载时间和减小面积开销为优化目标,利用IP模块内部的透明路径和模块间互连关系为每个待测模块构建测试访问通路。实验结果表明:该透明路径构建方法的面积开销比Ghosh方法降低50%,测试加载时间比Yoneda方法大大缩短,验证了该方法的有效性。     

具有自适应干扰抑制措施的直接序列扩谱通信接收系统

采用专用数字信号处理器TMS32010实现了具有自适应干扰抑制措施的直接序列扩谱通信接收系统,并就干扰抑制的三种方案比较它们在定点运算的有限字长实现中的性能,从理论上研究了在有限字长实现中提高性能的基本方法.测试结果表明,双精度编程方案的参数特性与无限精度的理论分析结果基本一致;单精度编程方案的参数特性与有限精度的理论分析结果基本一致.双精度或单精度编程,其自适应最佳滤波器方案的单频干扰抑制性能,均优于其它两种方案.     

基于片上网络资源节点的通信协议研究

为了克服总线架构的SoC设计方法不能有效解决片内多处理器系统的通信问题,应用NoC(片上网络)将计算机网络技术移植到芯片设计中,提出了一种适宜于片上网络资源节点通信的单向总线架构。借鉴以太网数据帧格式定义了数据传输协议,利用软核处理器MicroBlazer作为主资源节点,Flash控制器和RS232串口控制器作为从资源节点,在Xilinx FPGA开发板上验证了单向总线架构的可行性。该总线易于扩展资源节点,可实现主资源节点对两个及两个以上从资源节点的同时访问。实验证明,本设计单向总线结构简单,资源节点易于扩展,提高数据传输速率,增强系统性能。     

基于FPGA和双端口RAM的DDS任意波形发生器的实现

介绍了一种基于FPGA和双端口RAM的DDS任意波形发生器的实现方法。该系统使用单片机作为主控器,完成用户接口的处理和协调控制的功能,FPGA在实现了DDS中的累加器的功能的同时也集成了单片机的外围接口电路,双口RAM的引入使得在单片机向其写入数据的同时,FPGA可进行扫描输出,加快了系统速度。同时给出了在Proteus和Matlab下的仿真结果。