一种新型级联ΣΔ调制器系统结构

针对传统高阶级联ΣΔ调制器结构电路复杂和对运算放大器的增益和线性度要求较高的缺点,提出了一种新型的2-3两级5阶多位量化器级联ΣΔ调制器系统结构.该结构的第1级采用2阶多位量化器的低失真ΣΔ调制器结构,减小了运算放大器的非线性有限增益对调制器性能的影响.第2级采用信号传递函数等于单位增益的单环3阶ΣΔ调制器,而不是传统级联结构中1阶或2阶ΣΔ调制器,降低了电路的复杂程度.系统仿真结果表明：在最大增益为70 dB的非线性运算放大器增益、±0.2%的随机数模转换误差的非理想条件下,该调制器的最大信号噪声失真比能够达到95 dB.     

用反相器实现积分的低压低功耗级联型ΔΣ调制器

针对传统级联型ΔΣ调制器中运算放大器(OTA)增益要求过高和功耗过大的问题,提出了一种用反相器实现积分的级间反馈级联型低压低功耗调制器。该调制器采用带有级间反馈的级联型结构,从系统上消除了传统级联结构中传递函数失配的风险,大大降低了模拟积分器的设计要求,不再需要高电源电压、高增益的OTA实现积分来保证传递函数的精确性。此外,采用低增益、低功耗的C类反相器实现积分功能,节约了芯片功耗和面积,用0.5μm互补型金属氧化物半导体(CMOS)工艺设计了一个两级级联的四阶ΔΣ调制器,仿真结果表明,所设计的调制器版图核心面积仅为858μm×525μm,调制器可工作在低至1.4V的电源电压下,在信号带宽为3.9kHz、过采样率为128的情况下,信噪失真比(SNDR)最大为99.8dB,平均电流消耗仅为58.6μA。该调制器适用于低频信号的高精度处理,具有低压低功耗优势。     

低电压低功耗音频Σ-Δ ADC调制器设计

针对应用于音频设备中的∑-ΔADC,提出一款改进的∑-ΔADC调制器.该调制器结构改进传统调制器的结构并对调制器系数进行优化,克服传统∑-ΔADC调制器结构的缺点,同时对调制器中的两个关键电路即OTA放大器和比较器也进行优化,极大改善了OTA放大器和比较器性能.改进后的调制器具有低电压、低功耗、高精度和较好的鲁棒性的特点.该调制器采用1.2 V低电压供电,过采样比(OSR)为128,采样频率为6.144 MHz,信号带宽为20 kHz.基于SMIC0.11μm的工艺下,完成了∑-ΔADC调制器的版图设计,并最终流片成功.芯片流片后的成测结果表明,调制器的信噪比达到102.4 dB,有效位达到16.7 bit,调制器的整体功耗仅1.17 mW左右,整个调制器的版图的面积仅为0.122 mm2左右.调制器的成测性能指标表明,该调制器是音频芯片中∑-ΔADC电路的良好选择.     

一种用于助听器的1-V 110-μW 105.5-dB 20-kHz CT-ΣΔ调制器

设计了一种应用于助听器的4阶连续时间单环单比特量化ΣΔ调制器.采用有源RC积分器实现连续时间前馈环路滤波.通过采用2级AB类放大器同时实现了低电压下积分器的低功耗和大电压输出摆幅.提出了用固定延时锁存比较结果的方法,消除了由量化器的信号相关延时带来的负面影响.调制器采用中芯国际0.13μm工艺,通过仿真显示,在20kHz信号带宽和128倍过采样率条件下,调制器的信号噪声失真比可以达到105.5dB.在1V电源电压下,调制器功耗仅为110μW.     

一种两级CMOS运算放大器电源抑制比提高技术

在解释了传统基本两级CMOS运算放大器低电源抑制比(PSRR)原因的基础上,提出了一种简单电路技术来提高传统基本两级CMOS运算放大器中频PSRR.该方法原理是通过改变偏置结构产生一个额外的信号支路在输出端跟随电源增益,这样在输出端可以得到近似为零的电源纹波增益,从而能提高运放的PSRR.采用0.35μm标准CMOS工艺库,在Cadence环境下仿真结果显示,改进的运算放大器的PSRR在中频范围内比传统运算放大器可提高20 dB以上.     

一种基于双采样、噪声耦合技术的多标准带通△∑调制器设计

提出一种新型的应用于数字中频接收机的开关电容带通△∑调制器架构,该架构基于前馈结构,利用双采样可调谐谐振器,噪声耦合技术和4比特量化器,使调制器在GSM,WCDMA和TD-SCDMA标准下都能达到高的信噪比和动态范围,3个标准的带宽分别为200 kHz,5 MHz和1.6 MHz.后仿结果显示,在0.13 μm工艺下GSM/WCDMA/TD-SCDMA的信号噪声失真比分别为84.73/59.89/65.24 dB,动态范围的仿真结果分别为87,72和82 dB.电路的采样频率为100 M.Hz,工作电压为1.2V,总功耗为16.1 mW.     

一种新型高阶两通道时间交织ΣΔ调制器系统结构

为了减小两通道时间交织∑Δ调制器中通道之间系数失配引起的折叠噪声,提出了一种新型的高阶两通道时间交织∑Δ调制器的系统结构.通过在传统噪声传递函数(NTF)中增加一个奈奎斯特频率处的零点,得到了一种新的NTF.新增的零点减小了NTF在高频处的幅值,从而能够减小两通道时间交织调制器结构中由于系数失配引起的折叠噪声.以实现新NTF的单通道单环4阶3位前馈分布型∑△调制器结构为原型,利用多抽样率系统和块数字滤波器基本原理,得到其对应的两通道时间交织系统结构.在两个通道的系数存在1%的失配条件下,调制器的信号噪声失真比只降低了3.1 dB,这表明系数失配对该调制器的性能影响很小.     

一种16位1-kHz88-μW Δ-Σ模数调制器

分析了一个应用于测量的16位精度开关电容Δ-Σ模数调制器.该调制器采用3阶1位单环包含局部谐振器的前馈结构,在保证其具有较大的输入信号允许范围的同时引入零点优化来提高信号/噪声失真比.整体电路使用TSMC 0.35μm混合信号CMOS工艺,采用Spectre进行仿真.结果表明,在信号输入带宽为1 kHz、超采样率128条件下,调制器的动态输入范围为102 dB;在信号为-3.5 dB满幅输入时,其最大信号/噪声失真比为97.84 dB.此外,在1.5 V供电电压下,调制器的功耗仅为88μW,表现出较好的低功耗高精度性能.     

一种带消失调电路的dB线性可变增益放大器设计

设计实现了一种增益连续型的dB线性中频可变增益放大器.该放大器由2级优化了线性度的可变增益单元级联而成,通过宽范围的指数增益产生电路的设计,实现放大器的增益与控制电压成dB线性;同时,还设计了1种连续时间型Gm-C反馈结构的消直流失调电路,可实时抑制放大器的输出直流失调电压.电路采用0.18μm CMOS工艺进行流片,测试结果表明,在3.3V电压下,连续增益动态范围为-10~46dB,-3dB带宽大于20 MHz,直流失调的抑制增益小于-5dB,核心电路面积仅为0.11mm2.     

一种新型高阶两通道时间交织∑△调制器系统结构

为了减小两通道时间交织∑△调制器中通道之间系数失配引起的折叠噪声，提出了一种新型的高阶两通道时间交织∑△调制器的系统结构．通过在传统噪声传递函数（NTF）中增加一个奈奎斯特频率处的零点，得到了一种新的NTF．新增的零点减小了NTF在高频处的幅值，从而能够减小两通道时间交织调制器结构中由于系数失配引起的折叠噪声．以实现新NTF的单通道单环4阶3位前馈分布型∑△调制器结构为原型，利用多抽样率系统和块数字滤波器基本原理，得到其对应的两通道时间交织系统结构．在两个通道的系数存在1％的失配条件下，调制器的信号噪声失真比只降低了3．1dB，这表明系数失配对该调制器的性能影响很小．     

流水线ADC级间增益误差的数字域补偿方法

提出了一种针对流水线模数转换器(ADC)级间残差放大器的线性增益偏差与增益压缩误差的后台补偿方法.利用随机信号的二阶统计互相关特性,通过在第一级数模转换器输入端的低两位上分次注入数字伪随机序列,测量放大器的实际增益值与其表征幂级数模型的三阶非线性项系数,并使用此估计值同时完成对这两种误差的后台补偿.为了验证设计,对14位三级流水线ADC进行了系统模拟,当前两级量化精度均为5位,且两级残差放大器的增益偏差与输出峰值点的相对增益压缩率分别为-2%和5%时,经过补偿后SFDR(无杂散失真动态范围)和SNDR(信噪失真比)指标分别从70.93dB和54.83dB提高到97.60dB和74.30dB.     

采用0．13μm CMOS工艺开关电容Δ∑调制器的设计和实现

采用0．13μmCMOS工艺设计并实现了一个开关电容2阶Δ∑调制器，该调制器能够将一个中心频率为455kHz，带宽为10kHz的调幅信号转换成具有10位分辨率、信噪比为62dB的1位编码信号．在设计运算放大器时，充分考虑了短沟道晶体管设计的一些特殊要求，特别是考虑了MOS场效应管的输出电导gd这个非常敏感的设计参数．所设计电路的芯片的面积为260μm×370μm，工作电压为1．2V．与其它的同类调制器相比，由于采用0．13μmCMOS工艺进行设计，因而芯片面积小，工作电压低．     

毫米波单片低噪声放大器的研制

采用OMMIC0.18μm GaAs pHEMT工艺,研制了两级和三级2种毫米波单片低噪声放大器.以最小噪声度量为设计依据,通过适当提高偏置电流的方法改善毫米波频段的增益,使得放大器在保持噪声系数较小的同时获得较高的增益.两级低噪声放大器采用串联负反馈结合并联负反馈的结构,可以获得比较平坦的增益;三级低噪声放大器采用三级相似的串联负反馈结构级联,可以紧凑结构、在相同的芯片尺寸下获得较高的增益,2种低噪声放大器芯片的尺寸均为1.5mm×1.0mm.测试结果表明,在28~40GHz频段内,两级低噪声放大器增益最大为15.4dB、噪声系数最小为3.2dB;三级低噪声放大器增益最大为24.8dB、噪声系数最小为2.73dB,达到预期目标.     

Delta Sigma调制器非理想因素建模

提出并构建了开关电容积分器Delta Sigma调制器非理想因素行为级模型,该模型基于Matlab中的Simulink工具,包含开关非线性、时钟抖动、量化器非线件和积分器非线性等调制器非理想囚素,能为电路模块的设计提供精确的设计指标.重点研究并实现一种运放非线性直流增益模型,仿真结果表明它能更有效反映奇次谐波失真.同时综合考虑调制器其他非理想因素,例如采样噪声、开关非线性电阻以及运放参数(色化噪声.增益带宽,摆率,饱和电压),仿真得到其对调制器性能的影响.     

一种高性能低功耗两级全差分运算放大器设计

分析并设计了一种高速、高增益、低功耗的两级全差分运算放大器.该运算放大器用于高速高精度模数转换器中.运算放大器第一级采用增益自举cascode结构获得较大的直流增益,采用2个新的全差分运算放大器替代传统的4个单端运算放大器作为增益自举结构.该放大器采用SMIC 0.18μm CMOS工艺设计,电源电压1.8 V,直流增益125 dB,单位增益带宽300 MHz(负载3 pF),功耗6.3 mW,输出摆幅峰峰值达2 V.     

一种用于高速A/D转换器的全差分、低功耗CMOS运算跨导放大器(OTA)

介绍一种全差分、低功耗CMOS运算跨导放大器（OTA）。这种放大器用于10位分辨率、30MHz采样频率的流水线式A／D转换器的采样－保持和级间减法－增益电路中。该放大器由一个折叠－级联OTA和一个共源输出增益级构成,并采用了改进的密勒补偿,以期达到最大的带宽和足够的相位裕度。经过精心设计,该放大器在0．35μmCOMS工艺中带宽为590MHz,开环增益为90dB,功耗为15mW,满足高速A／D转换器要求的所有性能指标。     

基于∑-△调制技术的信号发生器设计

提出了一种新的采用∑-△调制和无损离散积分振荡器来产生片内模拟信号的方法.研究了电路的实现原理和噪声传递函数零点优化设计方法,运用无乘法器的梯型滤波器结构和∑-△调制技术避免了多位高精度乘法运算和多位D/A数模转换器硬件成本高的缺点.除一个比较器外,整个电路全部由标准CMOS工艺来实现集成,硬件成本非常低,非常适用基于可测性混合集成电路的设计.通过一个6阶实例和仿真的结果表示:6阶的信号发生器具有120 dB衰减的动态带宽.     

一种两级CMOS运算放大器电源抑制比提高技术(英文)

在解释了传统基本两级CMOS运算放大器低电源抑制比(PSRR)原因的基础上,提出了一种简单电路技术来提高传统基本两级CMOS运算放大器中频PSRR。该方法原理是通过改变偏置结构产生一个额外的信号支路在输出端跟随电源增益,这样在输出端可以得到近似为零的电源纹波增益,从而能提高运放的PSRR。采用0.35μm标准CMOS工艺库,在Cadence环境下仿真结果显示,改进的运算放大器的PSRR在中频范围内比传统运算放大器可提高20dB以上。     

一种基于叠层电感的25Gb/s 30dB限幅放大器

提出一种采用叠层电感(Stacked Inductor)的25Gb/s 30dB的限幅放大器(Limiting Amplifier,LA),相对于传统限幅放大器,该放大器面积更小.改进的Cherry-Hooper放大器能够解决增益和电压余度(Voltage Headroom)之间的折中问题,因此具有3级级联的该放大器组成了本电路的核心增益级.直流失调消除电路由低通滤波器和放大器组成,同时利用密勒效应实现电容倍增从而节约电容面积.为了在印刷电路板上单独测试LA,将连续时间均衡器以及具有前馈均衡的输出驱动器都集成在本芯片上.该设计采用TSMC 65nm工艺进行流片验证,测试结果表明3dB带宽达到17.5GHz,增益为29.0dB;在电源电压为1.1V的情况下,核心增益级功耗为25.3mW,占用0.072mm2面积.     

一种新型电流镜运算跨导放大器的设计

针对传统低压微功耗电流镜运算跨导放大器存在低增益和小摆率的缺陷,设计了一款新型电流镜运算跨导放大器。在不影响电路的静态功耗和稳定性的基础上,该运算跨导放大器采用增益提高(gain-boosting, GB)结构,增大了电路的小信号增益;引入开关型摆率增强(switched slew-rate enhancement, SSRE)结构,提高了电路的大信号摆率。基于UMC 0.11μm标准CMOS工艺进行电路设计和仿真。仿真结果表明：在1.2 V电源电压和10 pF负载电容下,与传统电流镜运算跨导放大器相比,设计的新型电流镜运算跨导放大器的增益提高了47 dB,正摆率提高了11.2倍,负摆率提高了12.4倍。