基于CMLE的改进型IR-UWB同步算法

提出了一种基于CMLE的改进型IR-UWB同步算法,包含3项优化方案:帧级噪声抑制、噪声模板互相关估计以及滑动相关搜索.其中,帧级噪声抑制、噪声模板互相关估计通过加强噪声抑制能力从而改善算法在低信噪比情况下的参数估计精度;滑动相关搜索进一步优化了高信噪比情况下参数估计的均方误差性能.数学分析及仿真实验的结果表明每项优化方案均在不同程度上实现了预期的性能优化.     

一种新型椭圆曲线密码系统协处理器的VLSI设计

研究了椭圆曲线运算的方法及椭圆曲线密码系统协处理器VLSI实现问题。基于一种新的投影坐标系,给出了求解椭圆曲线点乘运算的点加与倍点算法,提出了一种新的优化存储单元调度方案。根据研究的算法,得到了一种新型的协处理器VLSI结构。仿真结果表明,在50MHz时钟下,点乘运算速度为平均155次/秒。     

一种基于双采样、噪声耦合技术的多标准带通△∑调制器设计

提出一种新型的应用于数字中频接收机的开关电容带通△∑调制器架构,该架构基于前馈结构,利用双采样可调谐谐振器,噪声耦合技术和4比特量化器,使调制器在GSM,WCDMA和TD-SCDMA标准下都能达到高的信噪比和动态范围,3个标准的带宽分别为200 kHz,5 MHz和1.6 MHz.后仿结果显示,在0.13 μm工艺下GSM/WCDMA/TD-SCDMA的信号噪声失真比分别为84.73/59.89/65.24 dB,动态范围的仿真结果分别为87,72和82 dB.电路的采样频率为100 M.Hz,工作电压为1.2V,总功耗为16.1 mW.     

LTE中灵活并行无冲突Turbo码交织器的实现

为了满足LTE标准中Turbo译码器并行高速的译码要求,设计了一种支持并行译码、存储器访问无冲突的交织器结构.通过对交织器计算公式的推导简化,降低了交织器地址计算的复杂度,同时减少了地址计算单元,只需要一个块地址计算单元即可得到所有存储器的块地址值以及置换网络的控制值.该交织器结构能够实时计算交织地址值,同时灵活性非常高,能够支持多种并行度切换的Turbo译码器.设计的结构在SMIC0.13μm工艺下完成综合,面积为0.023mm2,等效门数为4.5k,最高时钟频率为315MHz.     

论搜索引擎广告中的企业权益保护

由于激烈的竞争和利益的驱动，在搜索引擎广告中，企业的合法权益容易受到侵害。本文分析了企业权益在搜索引擎广告中受到伤害的几种主要的表现形式，并从企业管理的角度探讨了搜索引擎广告中的企业权益保护对策。     

一种适用于可配置（GSM/TD-SCDMA/WCDMA）发射机中的数模转换器和滤波器模块（英文）

提出了一种应用于多标准无线发射机中的双通道基带模块,每个通道由一个10位电流驱动型数模转换器（DAC）和一个可重构的四阶巴特沃斯型低通滤波器级联构成.该模块能够适用于GSM,TD-SCDMA,以及WCDMA共3种标准的无线发射机.在这3种标准下,DAC的工作频率以及滤波器的截止频率分别为16 MHz/250 kHz,6...     

基于能量检测的UWB通信系统同步方法

提出了一种基于能量检测的IR-UWB通信系统同步方法.根据已有的最小二乘法,首先利用接收波形生成的帧级模板估计出脉冲级延时参数,然后再采用最小二乘法得到帧级延时参数.与传统的最小二乘法不同的是,该方法引入一个能量检测的过程,用来检测部分信号区域内的最大能量.该方法能更有效地抑制能量收集过程中的噪声分量,从而提高了估计性能.给出了同步均方差性能的仿真结果,同时讨论了该方法的搜索策略以及关键参数的优化选取.     

一种基于能量比例的IR-UWB同步算法

提出了一种新的基于能量比例的IR-UWB同步算法.该算法将接收信号与其自身延迟相乘并积分,将符号长度积分值序列分解为两部分,由这两部分的比值即可快速得到帧层面同步的可靠估计值.为估算此比值提出了两种方案,分别基于非数据辅助和数据辅助,并为数据辅助设计了训练序列.通过仿真比较了两种方案的性能,指出数据辅助方案性能较好.与传统算法相比,新算法不需要进行滑动相关操作,大大降低了复杂度,缩短了同步时间.     

一种参数可配置的SRRC滤波器的结构设计及其代码的自动生成方法

提出了平方根升余弦(SRRC)滤波器的一种直接型对称折叠和流水线加法树的规整结构.鉴于这种结构的规则特性,提出了一种对滤波器的阶数、滤波器系数精度以及输入输出数据宽度进行配置的代码自动生成方法,采用该方法可以方便快捷地实现可应用于不同系统中的相同结构、不同阶数、精度的SRRC滤波器.采用该结构,一个257阶的SRRC滤波器,只消耗86 315门,即可达到168.9 MHz的工作频率,具有很好的速率面积比.     

Skein树形哈希算法的并行实现与性能评估(英文)

Skein算法提供一种树形哈希模式,方便了并行硬件资源的充分利用.提出一种并行计算平台,用以评估树形哈希算法与传统线性哈希算法相比的性能提升.该平台通过开关网络连接多个运算单元和多个存储单元,允许并行运算和并发的存储器访问.平台中包含一个控制器,负责动态地向运算单元调度任务,支持算法参数的灵活配置.为了确定最优配置参数,根据平台特征建立了性能模型.实验结果显示,加速比趋近于理论上限,即平台中运算单元的数量.该平台的硬件原型通过台积电65 nm工艺进行综合,工作频率达到833 MHz,对应吞吐率为38.091 Gbps.