JPEG 2000标准下二维离散小波变换高速VLSI结构设计

提出一种基于JPEG 2000标准下的二维离散小波变换高速VLSI结构,实现了提升离散小波变换.VLSI结构包含2个行滤波器、2个列滤波器和3个存储器模块;每个滤波器包含2个加法器和1个右移位除法器.行和列滤波器并行工作,整个结构的流水线设计方法增加了硬件资源利用率,加快了变换速度.二维离散小波变换结构已经过VHDL行为级仿真验证,并可作为单独的JPEG 2000 IP核应用于各种实时图像/视频芯片中.     

高吞吐率可配置FFT处理器IP核的设计与VLSI实现

针对一种新型的OFDM系统算法,设计了一款具有高吞吐率可配置的FFT处理器IP核.在现有算法的基础上,提出了一种优化的设计架构,并对各个功能模块特别是存储单元、复数乘法器和控制逻辑进行了优化设计.通过基于Verilog HDL的参数化模块设计和模块复用技术,最大限度地提高数据吞吐率,实现了FFT处理器点数的可配置功能.Vertex-Ⅱ Pro FPGA验证结果表明,对于256点定点16位符号数复数FFT运算,该FFT处理器最高工作频率为106 MHz,系统数据吞吐率达到了51.3 MS/s,延时仅为255个时钟周期.     

一种高效的CABAC熵编码硬件设计

本设计是一种以基于上下文的自适应二进制算术编码(CABAC)为熵编码的高效视频编码方案,通过(CABAC)硬件结构的输入输出模块优化和算术编码模块优化来提高整体架构的效率及主频.在输入模块优化方面,采用四级缓存输入和残差系数优化传输;在算术编码模块优化方面,通过上下文模型索引预读取、预归一化查表和并入串出码流输出设计,提高整体架构的工作效率及主频,降低资源消耗,实现高效流水线高主频硬件架构.硬件设计使用90 nm标准单元库进行综合,可在工作频率为370 MHz下实现流水线,使用电路门数为43.49×10~3.该处理速率及吞吐率可支持HEVC标准的通用测试条件下1 080 P视频30帧·s~(-1)的实时编码.     

改进的离散小波变换流水线VLSI结构

为了解决离散小波变换的流水线超大规模集成电路(VLSI)结构硬件开销大的问题,在翻转结构的基础上,提出了一种改进的流水线VLSI结构.该结构采用合并提升步骤和流水线设计的方法,有效调整了原始数据的运算路径;其二维离散小波变换的结构由列滤波模块、2×2转置模块、行滤波模块和缩放模块4部分组成;行和列滤波器同时进行滤波,2×2转置模块实现了用几个寄存器代替大量的中间转置存储空间,并引入4选1的多路选择器到缩放模块中.实验结果表明,在关键路径的约束条件下,这种结构有效减小了硬件开销,降低了功耗.     

一种高效存储多级二维9/7离散小波变换结构

针对JPEG2000图像压缩编码硬件实现中多级离散小波变换模块(DWT)与优化截断嵌入式模块(EBCOT)之间大量小波系数存储带来的缓存问题,提出了一种新型高效存储的多级二维9/7离散小波变换结构。首先,基于9/7小波变换提升算法,设计了可满足并行结构要求的基本处理单元,并在此基础上搭建了二维变换模块;然后采用一种新型的数据扫描方式,通过对图像分块并进行块间组合扫描,大幅降低了DWT模块与EBCOT模块间的小波系数缓存;最后根据数据扫描特点完成了非折叠结构多级二维小波变换模块的构建。仿真实验结果表明,三级9/7离散小波变换结构处理一幅大小为512×512像素的图像,对比已有硬件结构可节约存储资源40%以上。     

JPEG2000二维离散小波变换高效并行VLSI结构设计

提出一种基于提升算法,实现JPEG2000编码系统中二维离散小波变换(DWT)的高效实时并行VL-SI结构设计方法。利用该方法所得结构使行和列滤波器同时进行滤波,用少量行缓存代替大量中间存储空间,用优化的移位加操作替代乘法操作。整个结构采用流水线设计方法处理,在保证同样的精度下,大大减少了运算量,增加了硬件资源利用率,加快了变换速度,减小了电路的规模。二维离散小波滤波器结构已经过Verilog HDL行为级仿真验证,并可作为单独的IP核应用于正在开发的JPEG2000图像编、解码芯片中。     

快速3D DWT核心算法的VLSI并行化设计

通过深入研究三维离散小波变换(3D DWT)核心算法,将其分解为3个一维的小波变换(1D DWT). 在完成3D DWT软件实现的基础上,提出了一种并行化设计的VLSI结构,由3个片上双口RAM存储中间结果并进行矩阵转置,建立了3个1D DWT组成的流水化模型,设计中利用有限状态机(FSM)控制流程. 仿真实验证明,设计方法正确有效,处理速度比串行方式提高约66%,工作频率达59MHz,可满足视频编码器的实时性要求.     

实时图像小波无损压缩系统的FPGA实现

将Altera公司的DE2多媒体开发平台与Terasic公司的D5M数码相机开发套件相结合,设计了一套基于小波无损压缩的实时图像处理系统。系统采用便于可编程逻辑器件灵活实现的二维整数5/3提升小波变换实现压缩。为保证图像的无损压缩,对边界数据进行对称周期延拓处理。并针对实时处理过程中的大容量数据流的存储问题,应用片外存储资源保存采集和处理过程中的图像数据,有效地降低了片上存储资源的消耗。测试结果表明:系统满足实时图像采集、预处理及无损压缩的要求。     

二维离散小波变换低存储结构设计

针对二维9/7离散小波变换硬件架构中数据缓存需求高的问题,提出了一种基于提升算法的低存储架构。通过调整提升算法数据计算顺序,设计了一种动态计算二维小波变换的新型迭代分步计算方法。根据行、列变换的不同,对其分别做一维变换架构设计,其中行滤波器结构通过将输入数据进行三序列分裂,有效减少了寄存器数;列滤波器结构通过单行输入处理消除转置存储器,同时实现了乘法器和加法器的复用。整体二维变换采用并行和流水线混合架构设计,关键路径延时减小到一个乘法器延迟。实验结果表明,对于1 024像素×1 024像素的图像,与其他提升结构相比,本结构片上内存使用减少了11.1%,硬件效率提高了8.2%以上;与基于卷积的迭代计算方法相比,计算周期减少为现有结构的1/9。在型号为Xilinx Kintex7 XC7K325T的现场可编程逻辑门阵列上实现,吞吐率达到460 MB/s,且具有明显的硬件资源优势。     

JPEG编码器的设计与VLSI实现

随着图片和视频的信息量变得越来越大,对这些信息进行压缩和存储十分必要,设计了一种高性能的联合图像专家组(JPEG)图像编码器。首先,采用Verilog HDL语言对JPEG中二维离散余弦变换(DCT)、量化以及熵编码等关键模块进行了建模,并对各个模块分别进行了仿真和验证,通过比较MATLAB和Modelsim的仿真结果验证所设计功能模块的正确性;在此基础上,完成了JPEG编码器的整体设计,并选取标准测试图片对其进行功能验证,通过比较原始图片和重建JPEG图像得到PSNR值,验证结果表明所设计的JPEG编码器满足应用需求;最后,对JPEG编码器进行了超大规模集成电路(VLSI)硬件实现,在SMIC180 nm工艺下,用Synopsys Design Compiler对设计进行综合,用Cadence SOCEncounter对综合后的门级网表进行布局布线,物理实现结果如下:工作在100 MHz下,芯片的功耗为460 mW,最终布局布线之后的面积为10.7 mm~2。所设计的编码器可以作为IP核应用于其他图像或者视频处理芯片之中。     

基于内容的视频编码系统的设计与实现

设计基于内容的视频编码系统.通过对视频数据的结构和特点的分析,着重描述视频编码系统4个重要组成子模块:场景分析、形状编码、运动编码以及纹理编码子模块的实现,描述本系统中重要对象的数据结构.深入介绍系统中各模块使用的一些新方法:多帧多特征自动提取运动图像的方法,图像填充技术,离散小波变换的方法.设计并实现了功能较为齐全的基于内容的视频编码系统.     

提升小波变换二叉树图像编码算法

为进一步提高图像压缩质量,在研究二维离散信号采样的基础上,基于全相位列率滤波理论设计了全相位内插滤波器组,并将其用作小波变换提升格式中的预测和更新滤波器,对图像进行不可分离的二维小波变换.结合各分解子带小波系数金字塔排列的特点,借鉴经典的SPIHT小波编码算法的思想,提出了二叉树小波编码算法.对经典测试图像的实验结果表明,与SPIHT算法在相同编码比特率下做比较,在低比特率下,二叉树小波编码算法重建图像的峰值信噪比平均提高约0.5 dB,并且重建图像的主观质量也较好.     

可用于HEVC视频编码器的混合输入DCT变换器设计

离散余弦变换是HEVC中的重要组成模块之一，能够有效提高压缩效率。本文针对帧间预测重构时，随着CTU尺寸的增大和划分层次的增加，完成全部变换块变换所需要的时钟周期显著增多的问题，提出一种既可以实现单一变换块的变换与反变换，又可以对尺寸为32 px*32px基于HEVC四叉树划分的混合块进行变换与反变换的硬件架构.采用多层次蝶形架构与混合矩阵乘法器对混合输入数据进行逐级分解并运算，其数据流动与单一变换块一致。在Altera的Stratix III器件下综合工作频率为189.47 MHz，在Synopsys的SAED 90-nm器件库下用DC综合工作频率为140 MHz，逻辑门数为130K，混合块变换每个时钟始终可以处理32点数据。     

面向 HEVC 的高效插值滤波 VLSI 架构设计

为满足 HEVC(High Efficiency Video Coding)标准解码器中数据高吞吐率和高访存量的要求, 提出了一种 面向 HEVC 的高效率分像素插值滤波 VLSI(Very Large Scale Integration)架构设计。 在 HEVC 标准分像素插值算 法的基础上, 构造高并行度和流水线的插值滤波 VLSI 架构; 利用滤波器系数反转对称性, 设计可复用 8 阶滤 波器结构, 以减少滤波器硬件面积; 在传统的单输入通道插值器的基础上, 设计两路并行的 8 输入插值器, 以 提高数据吞吐量。 实验结果表明, 该设计能在频率为 34. 2 MHz 下完成 1 920伊1 080@ 30 帧/ s 视频解码需求, 同时, 能够满足 3 840伊2 160@60 帧/ s 视频的实时传输。     

基于FPGA的通用卷积层IP核设计

针对目前卷积神经网络在小型化、并行化过程中遇到的计算速度不够、可移植性差的问题,根据卷积神经网络和FPGA器件的特点,提出了一种利用VHDL语言参数化高速通用卷积层IP核的设计方法。利用卷积层的计算方式,将卷积核心设计为全并行化、流水线的计算模块,通过在卷积核心的每一行连接FIFO的方式改善数据流入的方式,减少地址跳转的操作,并加入控制核心使其可以随图像和卷积窗口大小调整卷积层参数,生成不同的卷积层,最后将卷积层与AXIS协议结合并封装成IP核。结果表明,在50 MHz的工作频率下,使用2×2大小的卷积核对100×100的图像进行卷积计算,各项资源利用率不超过1%,耗时204μs,计算速度理论上可以达到最高5 MF/s。因此,设计方案在增加卷积模块可移植性的同时又保证了计算速度,为卷积神经网络在小型化器件上的实现提供了一种可行的方法。     

一种基于混合频率的微处理器设计方法

为了在微处理器结构优化的同时保持合理的硬件开销,提出了一种混合频率策略.它允许流水线模块根据各自逻辑复杂度选择不同的工作频率;通过提高简单模块的工作频率,并增加复杂模块的并行度,以实现流水线的指令吞吐率的优化.实验表明,相比商业化的处理器,该策略下的超标量结构在保持电路和功耗开销的同时,指令吞吐率平均有23%的提高.     

基于现场可编程门阵列的Linux统一加密设置认证算法的流水线架构

Linux统一加密设置(LUKS)是Linux操作系统的标准磁盘加密认证规范并得到广泛应用.由于其算法构成复杂且所需资源较多,如何利用单个现场可编程门阵列(FPGA)的有限资源来实现整个算法并获得高吞吐率是研究工作的重点和难点.为此,研究了一种高能效的LUKS认证算法流水线架构,包括采用4级流水线的安全散列算法(SHA-1)和8级流水线的基于密码的密钥派生函数(PBKDF2)-基于哈希消息验证代码(HMAC)-SHA-1),并使用块随机存取存储器(BRAM)实现了基于S盒和T盒(ST-box)映射表的高级加密标准(AES)-128-电子密码本模式(ECB)算法,以节省FPGA的查找表资源用于上述的流水线架构实现.运行结果显示本设计的密码遍历速度达到了342s-1,功耗仅为5.27W,每个密钥的平均计算能量为0.015J.口令恢复速度超过了工作频率为700 MHz、480核的GTX 480图像处理器(GPU),同时其能耗仅为GPU的1/13.     

基于比特平面SBI变换的遥感图像无损压缩

提出一种基于子块互换(subblock interchange,SBI)的遥感图像无损压缩方案.采用小波变换对遥感图像进行分解,将生成的频域数据按不同比特平面分别进行SBI变换并用算术编码进行压缩.该方案改进了基于列的扫描方式,将小波系数按幅值大小进行重新排序,根据SBI变换后数据特点取消了文本压缩中常用的前移编码(MTF),在降低复杂度的前提下提高了压缩率,同时具有信噪比和分辨率可扩展特性.     

JPEG-LS图像无损压缩的IP固核设计

基于Spartan 3S500E实现了JPEG-LS的图像无损压缩标准IP核,首先对全局时钟进行了优化,保证编码器同步工作,进一步采用先进先出的缓冲技术设计了图像输入数据流水线,保证了编码的实时性;整体设计采用自顶向下的层次式设计方法,由VHDL和Verilog语言混合编写设计文件,最终形成了高效的IP核。与其他同类IP核相比占有更少的硬件资源。     

CERCIS:一种视频媒体编解码片上系统设计实现

基于面向特定应用的可配置处理器架构及其设计方法,设计并完成了一种视频媒体编解码片上系统芯片,它具有通用数字信号处理器的柔性编程及特定目标应用时的高性能等特点。该视频编解码片上系统由编码和解码2部分组成,编码和解码部分都采用相同的媒体信号处理架构。媒体信号处理编码、解码架构中分别包含一个8发射超长指令字数字信号处理器核,还包括实现视频媒体应用的专用数据传输单元,变长编解码单元以及接口单元,可以完成H.263视频媒体编码和解码。在0.13μm工艺库下模拟验证表明,该片上系统在17MHz工作频率下可完成15帧/sQCIF图像的H.263编码,在10MHz工作频率下可完成15帧/sQCIF图像的H.263解码。