非晶Mg-In-Sn-O薄膜晶体管的制备及有源层厚度对其电学性能的影响

制备了Mg-In-Sn-O薄膜晶体管(MITO-TFT)并探究了其电学性能.作为薄膜晶体管有源层的MITO薄膜在室温条件下通过射频磁控溅射沉积在SiO2/p-type Si衬底上.为了优化MITO-TFT的器件性能,研究了有源层厚度对器件性能的影响.结果表明25nm厚度的器件拥有最高的迁移率,为12.07cm2/Vs,同时阈值电压为4.8V,开关比为1.95×106.     

应用Mg离子注入获得高表面空穴载流子浓度P-型GaN

应用Mg离子注入MOCVD法生长掺杂Mg的GaN中,在经过800℃, 1h的退火后,获得高空穴载流子浓度(8.28×10¹⁷cm^-3)的P-型GaN。首次报道了实验上通过Mg离子注入到Mg生长掺杂的GaN中并获得高的表面空穴载流子浓度。     

基于FirPic的蓝色有机电致磷光器件

利用真空蒸镀的方法,制备了结构为ITO/NPB(20 nm)/MCP(3 nm)/MCP:Firpic(z%,x nm)/TPBi(10nm)/Alq3(30 nm)/Cs2CO3:Ag2O(2 nm,20%)/Al(100 nm)的器件.研究了不同掺杂浓度(z=5,8,10和12)和不同厚度(x=5,10,15,20和25)对器件性能的影响.首先确定MCP:Firpic层的厚度为5 nm,调节掺杂浓度.结果表明当掺杂浓度为10%时,器件的效率和亮度都为最大.驱动电压为8 V时,最大电流效率为6.996 cd/A;驱动电压为15 V时,最大亮度为10 064 cd/m2.在10%的掺杂浓度下,调节MCP:Firpic层的厚度.当厚度为20 nm时,器件的性能较好.驱动电压为13 V时,电流密度为2.248 mA/cm2,效率为10.35 cd/A;驱动电压为21 V时,电流密度为304.16 mA/cm2,亮度为21 950 cd/m2.     

染料掺杂的向列相液晶智能调光器件的开关态特性

提出了一种染料掺杂的向列相液晶智能玻璃器件的制作过程,并研究了它的开关态特性.先在上下两基板（ITO）上涂覆聚酰亚胺取向层,将液晶平铺在下基板上,再用带有密封胶框的上基板沿同一摩擦取向方向与下基板压合,制得向列相液晶器件.未加电场时,液晶在取向层的作用下形成平行与基板的多畴排列状态;施加电场后,液晶逐渐在电场作用转向,由平行于基板的多畴排列状态转变为垂直于基板的单畴排列状态,可见光在液晶器件中由散射转为透射,由关态转为开态,从而实现其明暗的切换.染料浓度与驱动电压共同影响器件的透射率.器件开关态阈值电压随器件厚度的增大而增大,在染料液晶浓度5%,盒厚30m时,器件的阈值电压为5 V,饱和电压为15 V,此时智能玻璃的透射率最高,明暗切换特性越好.     

电子辐照对SiC功率MOSFET器件动态特性的影响机理

针对SiC功率场效应晶体管在太空、核工业等高能粒子辐照环境下应用时的老化失效问题,以1 200 V SiC MOSFET器件为对象,研究了电子辐照对SiC MOSFET器件动态特性影响及机理。在10 MeV电子束下对SiC MOSFET器件进行200 kGy剂量的辐照;然后,采用双脉冲测试电路对SiC MOSFET器件进行开关测试,并提取开关速度以及开关瞬态能量损耗等参数;接着对器件进行静态特性测试得到器件的阈值电压、栅极电阻、寄生电容等参数;最后,对比辐照与未辐照器件动态和静态特性参数变化分析电子辐照对SiC MOSFET器件动态特性影响机理。分析结果表明：在漏极电压800 V、漏极电流15 A、栅极外接电阻200Ω的测试条件下,辐照后器件开启延迟时间减小11.6 ns,开启瞬态能量损耗减小0.18μJ,关断延迟时间增大48.4 ns,关断瞬态能量损耗增大0.11μJ。结合器件静态特性参数分析发现：辐照后氧化层中正固定电荷增加7.14×10¹¹ cm^-2,器件阈值电压减小1.5 V;电子辐照在氧化层中电离产生电子空穴对,氧化层陷阱捕获空穴形...     

宽温区体硅MOST阈值电压温度特性的研究

本文在深入研究硅费米势和禁带宽度温度特性的基础上,详细探讨了宽温区体硅ＮＭＯＳＴ阈值电压的温度特性及沟道掺杂浓度与栅氧化层厚度对其温芳特性的影响,提出了２９８－５２３Ｋ宽温区体硅ＮＭＯＳＴ阈值电压的γ－α因子温度非线性简化模。该模型的模拟结果与高温ＭＯＳ器件模拟软件ＴＨＭＯＳ的数值模拟结果吻合得很好。     

高密度样品中天然放射性核素的分析测量方法

报告了测量铝样品中天然放射性核素²³² Th和²³⁸U质量活度结论, 即232 Th质量活度为2.3 ×10 ^{- 3}～7.0 ×10 ^{- 3} Bq/ g , ²³⁸U质量活度为0.136 ×10 ^{- 3}～0.155 ×10 ^{- 3} Bq/ g。同时也讨论了在测量高密度样品时样品对其本底辐射的自吸收及环境辐射的屏蔽修正问题, 实验表明测量方法可行。     

阴离子表面活性剂存在下氯化血红素催化性能的研究

研究了十二烷基苯磺酸钠(SDBS)存在下氯化血红素(Hemin)类似过氧化物酶的新型催化活性。在pH 8.0～8.9氨性缓冲介质中,Hemin催化溶解氧氧化溴邻苯三酚红的褪色反应。在SDBS和30%乙醇的增效作用下,催化体系服从Michaelis-Menten方程。用Lineweaver-Burk作图法求得米氏常数、催化常数和专一性常数分别为3.7×10^-5mol/L, 0.64s^-1和1.7×10⁴L·mol^-1·s^-1。对机理进行了讨论。利用该催化体系,用反应平衡法和动力学法均可分光光度定量Hemin, 线性范围为2.0×10^-8～6.0×10^-7mol/L,检测限为2.5×10^-9mol/L。     

杂质纵向高斯分布UTBB-SOI MOSFET的虚拟阴极阈值电压解析模型

采用Sentaurus Process工艺仿真工具,验证了超薄硅膜内单次纵向离子注入并快速热退火后所实现的轻掺杂杂质分布符合高斯规律。设计杂质纵向高斯分布的轻掺杂纳米UTBB-SOI MOSFET,用虚拟阴极处反型载流子浓度来定义阈值电压的方法,为器件建立二维阈值电压解析模型。通过与Sentaurus Device器件仿真结果对比分析,发现:阈值电压模型能准确预测器件在不同掺杂、器件厚度和偏置电压下的阈值电压,正确反映器件的背栅效应,其模拟结果与理论模型相符。     

大民屯凹陷源控油气作用及有利勘探区带预测

 为评价大民屯凹陷剩余资源潜力,指出有利勘探区带,研究了大民屯凹陷的源控油气作用,即大民屯凹陷有效烃源岩对油气的来源特征、主要成藏期次、油气分布范围和资源潜力的控制作用。结合油气成藏体系和地质门限控烃理论,评价了大民屯凹陷各个油气成藏体系的排烃量、资源量和剩余资源量。大民屯凹陷划分为上、下两套成藏组合,10个油气成藏体系,总的排烃量为14.66×10⁸t,资源量为6.34×10⁸t,剩余资源量为3.098×10⁸t,勘探前景较大;其中,最有利的勘探区带有3个,分别为成藏体系为Ⅰ_下、Ⅲ_上和Ⅱ_上,剩余油气资源量分别为1.163×10⁸,0.567×10⁸和0.409×10⁸t。     

降场层对SOI LDMOS击穿特性的影响

借助二维器件仿真软件MEDICI对double RESURF（双重降低表面电场）SOI LDMOS进行了深入研究,分析了降场层的浓度、长度、深度等参数的变化对器件击穿特性的影响.结果表明,无论是降场层浓度、长度还是深度,都存在优值,通过优化这些参数,击穿电压由单RESURF结构的222 V提高到double RESURF结构的236 V,而相应的漂移区浓度由6×1015 cm-3提高到9×1015 cm-3,减小了器件导通电阻.降场层的存在缓解了器件耐压与导通电阻的矛盾关系.     

大功率P沟道VDMOS器件设计与工艺仿真

作为现代电力电子核心器件之一的P沟道VDMOS(vertical double-diffuse,MOS)器件,一直以来由于应用领域狭窄而并未得到足够的研究。以P沟道VDMOS器件为研究对象,为一款击穿电压超过-200V的P沟道VDMOS设计了有源区的元胞结构及复合耐压终端结构,并开发了一套完整的P沟道VDMOS专用非自对准工艺流程。最后通过仿真得到器件的击穿电压超过-200V,阈值电压为-2.78V,完全满足了设计要求,也为下一步流片提供了有益的参考。     

基于硅带隙能量的1.2V基准电压源设计

基于0.35μm CSMC(central semiconductor manufacturing corporation)工艺设计,并流片了一款典型的带隙基准电压源芯片,可输出不随温度变化的高精度基准电压。电路包括核心电路、运算放大器和启动电路。芯片在3.3V供电电压,-40~80℃的温度范围内进行测试,结果显示输出电压波动范围为1.212 8~1.217 5V,温度系数为3.22×10-5/℃。电路的版图面积为135μm×236μm,芯片大小为1mm×1mm。     

Enhancing semiconductor device performance using ordered dopant arrays

As the size of semiconductor devices continues to shrink, the normally random distribution of the individual dopant atoms within the semiconductor becomes a critical factor in determining device performance--homogeneity can no longer be assumed. Here we report the fabrication of semiconductor devices in which both the number and position of the dopant atoms are precisely controlled. To achieve this, we make use of a recently developed single-ion implantation technique, which enables us to implant dopant ions one-by-one into a fine semiconductor region until the desired number is reached. Electrical measurements of the resulting transistors reveal that device-to-device fluctuations in the threshold voltage (Vth; the turn-on voltage of the device) are less for those structures with ordered dopant arrays than for those with conventional random doping. We also find that the devices with ordered dopant arrays exhibit a shift in Vth, relative to the undoped semiconductor, that is twice that for a random dopant distribution (- 0.4 V versus -0.2 V); we attribute this to the uniformity of electrostatic potential in the conducting channel region due to the ordered distribution of dopant atoms. Our results therefore serve to highlight the improvements in device performance that can be achieved through atomic-scale control of the doping process. Furthermore, ordered dopant arrays of this type may enhance the prospects for realizing silicon-based solid-state quantum computers.     

SOI双槽隔离结构的耐压特性

理论推导了绝缘体上硅(SOI)双槽隔离结构的耐压模型.该模型表明,在SOI双槽隔离结构中,因隔离氧化层压降的不均衡,高压侧隔离氧化层提前发生介质击穿,从而导致SOI双槽隔离结构的临界击穿电压小于理论值.增大沟槽纵横比和减小槽间距可以减弱隔离氧化层上压降的不均衡性,提高SOI双槽隔离结构的临界击穿电压.Sentaurus器件仿真软件的模拟结果和华润上华半导体有限公司0.5μm 200 V SOI工艺平台下的流片测试结果均证明,减小槽间距和增大沟槽纵横比是提高双槽隔离结构临界击穿电压的有效方法,同时也证明了该耐压模型的正确性.     

110V体硅LDMOS器件研究

利用SILVACO TCAD工艺仿真和器件仿真软件研究了110V体硅LDMOS器件的几个重要参数对器件耐压特性的影响,研究结果表明,漂移区剂量存在一个最优值,过大将导致漂移区难以耗尽而使得沟道与漂移区边界发生击穿,而过小则导致漂移区迅速耗尽而在漏端表面发生击穿;衬底浓度低对提高开态击穿电压有一定效果,但低浓度衬底难以在CMOS工艺中使用;场氧与P阱和漂移区的PN结界面距离在零或者略大于零时器件耐压性有最优值;栅极板长度存在最优值,栅极板过长或过短都将使得器件的击穿电压有所降低。     

漂移区槽氧高压SOI-LDMOS器件模型

为了获得SOI-LDMOS器件耐压和比导通电阻的良好折衷,提出了一种漂移区槽氧SOI-LDMOS高压器件新结构．利用漂移区槽氧和栅、漏场板优化横向电场提高了横向耐压和漂移区的渗杂浓度．借助二维仿真软件对该器件的耐压和比导通电阻特性进行了研究,结果表明该器件与常规SOI—LDMOS结构相比在相同漂移区长度下耐压提高了31％．在相同耐压下比导通电阻降低了34．8％．     

基于衬底偏压电场调制的高压器件新结构及耐压模型

提出一种基于衬底偏压电场调制的薄层硅基LDMOS高压器件新结构,称为SB LDMOS.通过在高阻P型衬底背面注入N~+薄层,衬底反偏电压的电场调制作用重新分配体内电场,纵向漏端电压由源端和漏端下两个衬底PN结分担,器件的击穿特性显著改善.求解漂移区电势的二维Poisson方程,获得表面电场和击穿电压的解析式,研究器件结构参数对表面电场和击穿电压的影响.仿真结果表明,与埋层LDMOS相比,SB LDMOS击穿电压提高63%.     

新型4H-SiC肖特基二极管的仿真与分析

设计了斜面结构碳化硅肖特基二极管(4H-SiC SBD)并且在器件中加入场环结构,通过基于半导体物理理论的计算机辅助设计软件(Silvaco-TCAD)分析计算了常规结构和新结构SiC-SBD器件的V-I特性、击穿电压、温度热学分布。对比计算结果,可知新结构SiC-SBD器件击穿电压提高至2300V,导通电阻减小,温度热学分布明显优于常规结构SiC-SBD器件。     

90nm CMOS工艺高速锁相环设计与优化

基于TSMC90nm CMOS工艺设计了一款高速锁相环.为优化锁相环整体的相位噪声及参考杂散性能,分析了差分电荷泵和LC压控振荡器的相位噪声,并且讨论了多模分频器的设计方法.高速锁相环的整体芯片版图面积为490μm×990μm.测试结果表明,在频偏1MHz处的相位噪声为-90dBc,参考杂散为-56.797dBc.