通过边界行标记的低刷新功耗内存

提出一种通过数个边界行地址寄存器,将DRAM内存按照行地址划分为正常刷新区域、低频刷新区域和无需刷新区域的方案.当数据被集中于DRAM中连续行时,该方案不刷新未存放数据的DRAM行,并且对非关键数据区域采取比正常更低的频率进行刷新,从而可以将刷新功耗按比例降低至内存占用率以下.最后用gem5+DRAMSim2仿真平台对这种方案的硬件部分进行建模并仿真,实验显示如果搭配合适的数据分配算法,该做法能够在很低的硬件开销下有效降低内存功耗.     

一种降低DRAM系统刷新功耗的混合主存设计

传统计算机体系结构中主存由动态随机存取存储器(DRAM)构成,而DRAM的刷新功耗随容量的增大而急剧增大.为应对这一问题,业界开始关注新型非易失性存储器(NVM).NVM具有掉电后数据不会丢失、不需刷新的优势,然而它们仍然处于研究阶段,单颗芯片的容量和价格不足以媲美DRAM,距离大批量投入商用仍有一段距离,因此,DRAM和NVM的新型混合主存结构被认为是下一代主存.本文提出一种SignificanceAware Pages Allocation(SA-PA)混合主存设计方案,通过将关键页分配到DRAM中,非关键页分配到相变存储器(PCM)中,采用DRAM和PCM并行结构,并采用Reset-Speed技术提高PCM的写速度,从而实现在不过分降低系统性能的前提下降低系统功耗的目的.结果表明,本文提出的SA-PA混合主存结构使得系统功耗平均下降25.78%,而系统性能仅下降1.34%.     

性能约束下功耗感知的电压频率岛NoC映射

针对支持电压频率岛(VFIs)的片上网络(NoC)功耗优化问题,定义了性能约束的功耗感知NoC映射问题,并提出一种基于遗传、蚂蚁算法融合的优化方法.通过在映射过程中同时考虑计算功耗、VFIs开销功耗及通信功耗,提高了算法的优化能力,降低了系统的总体功耗;通过将遗传算法与蚂蚁算法融合,利用遗传算法的快速搜索能力、蚂蚁算法精确优化能力,使优化算法兼顾了收敛速度和优化效果.实验结果表明:本算法在满足NoC性能要求的前提下,可显著降低VFIs NoC的功耗;具有收敛速度快,优化精度好的特点,适用于求解大规模NoC映射问题.     

WinCE.NET系统下黑白LCD的应用

为了降低智能手持终端设备显示部分的功耗,对基于WinCE．NET探作系统的多种单色液晶屏方案进行研究,设计了采用屏幕拷贝方式巧妙实现彩色向单色转化的简单、有效方法．TNS-G320200FTDLY-1W型LCD为例,介绍了显示器件的硬件连接、软件驱程及屏幕拷贝机制中位图的色彩和坐标变换算法设计．经过对程序代码进行优化后,进一步降低了屏幕刷新响应时间,完全能够满足应用的要求．该方案在铁路GSM-R编组站手持移动终端设备研制中得到了成功应用．     

Win CE．NET系统下黑白LCD的应用

为了降低智能手持终端设备显示部分的功耗，对基于Win CE．NET操作系统的多种单色液晶屏方案进行研究。设计了采用屏幕拷贝方式巧妙实现彩色向单色转化的简单、有效方法．TNS—G320200FTDLY-1w型LCD为例，介绍了显示器件的硬件连接、软件驱程度屏幕拷贝机制中位图的色彩和坐标变换算法设计．经过对程序代码进行优化后，进一步降低了屏幕刷新响应时间，完全能够满足应用的要求．该方案在铁路CSM-R编组站手持移动终端设备研制中得到了成功应用．     

一种有效降低扫描结构测试功耗的方法

提出了一种有效降低扫描测试功耗的设计方案.通过增加逻辑门结构来控制测试向量移入阶段扫描链上触发器翻转向组合逻辑电路的传播.同时,设计了时序优化算法以保持电路其他性能不发生大的改变.实验结果显示:通过采用ISCAS89基准测试程序进行分析,优化前无用动态功耗值约占总功耗的19.84%,优化后整体测试功耗降低约23%,有效地降低了无用动态功耗,并且此方案容易在已有的设计流程里实现.     

面向非易失内存的结构和系统级设计与优化综述

当今各类计算机应用都进入一个飞速发展的阶段,无论是"计算密集型"还是"存储密集型"应用都对存储系统的容量、性能以及功耗不断提出更高的要求.然而,由于传统内存工艺(DRAM)的发展落后于计算逻辑工艺(CMOS),基于DRAM的内存设计逐渐无法满足这些设计需求.同时,基于HDD的外存性能与DRAM主存间的差距也逐渐增加.而各种非易失存储工艺取得长足的进步,为解决这一问题提供了新的机遇.本文就近年来针对非易失内存的结构和系统级设计与优化的研究工作进行综述,揭示非易失内存对存储系统的性能、功耗等都有明显的改善.     

多用户大规模 MIMO 系统中能效的研究

针对多用户下行大规模多输入多输出（multiple input multiple output ,MIMO）无线通信系统,提出一种基于能效的联合优化方案。该方案在采用同时考虑发射功耗和电路功耗的功耗模型以及迫零（zero forcing ,ZF）预编码的情况下,推导出天线数、天线子集以及发射功率与系统能效之间的关系式,从而建立联合优化天线数,天线子集和发射功率的能效优化模型,并提出一种新的迭代搜索算法来求解此模型。该迭代算法首先对天线数进行遍历,当天线数确定后,采用基于信道矩阵范数的天线选择算法进行天线子集的选取,随后利用凸优化理论来调整发射功率,不仅提高了系统能效而且降低了算法复杂度。仿真结果表明,与使用全部天线和只考虑天线数的方案相比,所提联合优化方案的能效有明显的提高。     

片上系统中外部存储控制器的设计与优化

针对片上系统(System on Chip,SoC)中多主设备、多猝发操作的访问特点,提出并实现了一种新的片内总线访问外部存储器的结构,并对核心模块的设计与优化进行了分析.该结构通过分割传输方式使内部总线平均利用率提高了29%~34%;并且,通过对SDRAM控制模式的动态切换有效地降低了外存读写延迟和功耗.     

动态随机存储器器件研究进展

动态随机存储器芯片是集成电路中销售量和销售额最大的单一产品.本文介绍了DRAM存储单元的基本原理并回顾了DRAM的技术发展与关键创新,总结了多种先进技术节点的DRAM芯片制造的关键工艺技术.分析了电容结构、阵列访问晶体管、存储器单元结构等方面的技术演进.介绍了多种基于U形沟道晶体管的DRAM存储单元以及6F2存储单元的制造方法.基于多项关键技术突破,对下一代DRAM芯片的关键器件工艺的技术发展趋势进行了推测.即:(1)阵列选择晶体管持续使用U形晶体管;(2)低k材料会被大规模使用来降低位线寄生电容;(3)提高灵敏放大电路的灵敏度和随温度来动态调整刷新频率来降低对存储电容的要求;(4)更多关注低功耗设计而不是一味地增大存储容量.     

一种基于位线电荷循环的低功耗SRAM阵列设计

为了降低静态随机存储器(SRAM)的动态功耗, 提出一种基于位线电荷循环的读写辅助电路的SRAM阵列。与传统设计性比, 辅助电路中转和保存了在读写操作中本该被直接泄放掉的位线电荷, 并重新用于下一个周期的位线充电。提出的SRAM存储器采用标准14 nm FinFET spice模型搭建, 电源供电电压为0.8 V。仿真结果表明, 与传统设计相比, 提出的存储阵列的功耗可以降低23％~43％, 并将SNM 和WNM至少提高25％和647.9％。     

eDRAM的低功耗自适应动态刷新及写电压调整方案

由两个PMOS晶体管组成的增益单元构成的eDRAM核心存储单元,与逻辑工艺完全兼容且面积仅为SRAM的40%.在不增加单元面积的前提下对传统增益单元的阈值电压及版图结构进行了改进,获得了平均2～3倍的数据保持时间的提升.引入了监测单元方案,使得芯片在温度变化和存取操作干扰变化的情况下能自适应地调整刷新频率及写操作电压,节约了25%～30%的刷新功耗.     

基于FPGA的PCIe SSD设计与实现

为满足大数据时代数据密集型应用日益增长的存储需求,设计与实现了一个高性能固态盘原型系统。该固态盘以闪存为存储介质,与主机通过PCIe接口进行通信,主控逻辑基于FPGA实现。在FPGA内部实现了PCIe接口模块、缓存控制器、闪存转换层和闪存控制器。介绍了PCIe接口、闪存转换层和闪存同步控制器等模块的设计与实现。测试结果表明,该固态盘原型系统写带宽达到2.6GB/s,读带宽达到2.93GB/s,读写IOPS(input/output operations per second)达到300 000,能够满足高带宽高吞吐率的存储需求。     

子页感知的闪存页面置换算法

根据闪存的独特物理特性,提出了子页感知的闪存页面置换算法.该算法引入了子页技术和基于相似概率的部分更新机制,既可以提高闪存存储系统的性能,又可计算每个内存页的置换值,并选择了置换值最小的内存页为牺牲页.实验结果表明,新算法在页面命中率、读/写操作次数、运行时间方面均具有优势.     

异构内存系统全局优化的数据预取算法

鉴于现有的数据预取算法不能满足高效能异构计算系统对动态随机存取存储器(DRAM)和非易失性存储器(NVM)相结合的新型异构存储器高效访问的要求,提出了一种模拟退火的全局优化数据预取算法(SADPA)。该算法在启发式搜索模拟退火算法的基础上,引入了随机因子,以避免局部最优,从而确定了全局优化阈值以预取NVM页面的有效数量。实验结果表明,该算法相对于静态阈值调整算法,平均访问延时降低了4%,每个时钟周期内的平均指令数(IPC)增加了10.1%;对于cactusADM应用,该算法相对于软硬件协同的动态阈值调整算法,系统能耗降低了3.4%。     

一种高效并行处理结构的H.264去块滤波器(英文)

针对H.264视频编码标准中的去块滤波部分提出了一种基于时间的高效并行处理方法。为了降低对存储器的要求,同时提高中间数据的复用效率,采用了一种改进的滤波顺序,使得对外部存储器的读/写操作可以与滤波操作并行执行。另外,由于外部数据的预先载入技术,有效地降低了外部存储器的结构复杂度。与过往技术相比,这种单数据口外部存储结构的去块滤波器单宏块滤波处理周期总数减少了9·6%~74·4%,有效地提高了处理能力。     

一种高效并行处理结构的H.264去块滤波器

针对H.264视频编码标准中的去块滤波部分提出了一种基于时间的高效并行处理方法。为了降低对存储器的要求,同时提高中间数据的复用效率,采用了一种改进的滤波顺序,使得对外部存储器的读/写操作可以与滤波操作并行执行。另外,由于外部数据的预先载入技术,有效地降低了外部存储器的结构复杂度。与过往技术相比,这种单数据口外部存储结构的去块滤波器单宏块滤波处理周期总数减少了9.6%～74.4%,有效地提高了处理能力。     

Reverse Programmed SONOS Memory Technique for 0.18 μm Embedded Utilization

A 4 Mb embedded silicon-oxide-nitride-oxide-silicon (SONOS) memory was developed with a 0.18 μm CMOS logic compatible technology. A reverse programming array architecture was proposed to reduce the chip area, enhance the operating window, and increase the read speed. The charge distribution was analyzed to optimize the programming and erase conditions considering both the operating speed and the endurance performance. The final test chip has a good endurance of 105 cycles and a data retention time of at least 10 years.     

基于空间局部性的PCM和DRAM混合内存页面调度算法简

提出一种新的PCM（phase change memory,相变内存）和DRAM混合内存构架页面调度算法CLOCK-S。该算法根据一个内存页的读写属性以及相邻页的空间局部性,把该页调度到不同的存储器中,从而达到减少对PCM的写操作,延长其寿命的目的。该算法利用各个存储器的优点,避免其缺点。实验表明,相较于传统页面调度CLOCK算法,该算法可减少对PCM的写操作平均达10％。