相变存储器多态存储方法

提出两种实现相变存储器多值存储的方法.这两种方法基于新的机理,即通过存储单元结构或相变材料的改进来得到在传统"高阻态"和"低阻态"两态之间稳定的中间电阻状态.与传统实现相变多态存储的方法相比,利用这两种方法实现的多值相变存储,可以有效地提高多态存储的可靠性和抗噪声性能,有利于在提高存储密度的同时简化外围电路的设计,在实际应用中有良好的前景.     

一种MFIS类结构的阈值电压新模型及其C-V特性分析

采用物理和数学分析相结合的方法,构建了MFIS结构阈值电压的一种新的解析模型,对此解析模型的分析表明,铁电材料的介电常数越低,电滞回线的矩形度越好,MFIS结构的存储特性越好．由该模型进一步得到了MFIS结构的C-V曲线,对C-V曲线物理过程的分析表明,工作频率以及铁电电滞回线是否饱和对C-V特性有较大影响,而C-V曲线的窗口与MFIS结构存储特性密切相关。     

eDRAM高速读写和紧凑式电荷转移刷新方案

提出了一种采用逻辑工艺、访存速度优化、降低刷新功耗的动态随机存储器（DRAM）,使其在嵌入式系统的设计与制造中易于与高性能逻辑电路融合.采用读写前置放大的高速读写方案,使DRAM读写速度得到了优化;采用紧凑式电荷转移刷新替代传统刷新方案,在降低了刷新功耗的同时,缩短了DRAM的刷新时间开销,提高了DRAM的数据可访问性...     

一种Cu_xSi_yO阻变存储器的温度特性与微观机制分析

应用有效控制温度偏置的方法对基于0.13μm CMOS工艺的Ta/TaN/CuxSiyO/Cu结构的1Mbit阻变存储芯片进行开关性能和高低阻态导电性能的测试,介于-40～125℃温度区间的统计结果表明：set成功过程所需加载电场能量随偏置温度升高而升高,reset成功过程所需加载电场能量随偏置温度升高而降低;高阻态和低阻态随不同偏置温度呈现相似变化趋势——在-40～25℃间阻值均随偏置温度升高而升高,在25～125℃间均随偏置温度升高而呈下降趋势.针对以上现象提出了电学与热学结合的基于filament的微观模型,由铜空位构成的filament局部的反复形成与断裂对应于阻变存储器从高阻态到低阻态的重复转换,分析了电学和热学各自在CuxSiyO系列的阻变存储器开关和导电微观机制中所起作用.     

一种带有新型曲率补偿的带隙基准电压源设计

设计了一种具有新型曲率补偿的电流模式的带隙基准电压源电路,通过在高温时产生一路正温度系数的电流注入到输出端来补偿VBE的高阶负温度系数项实现曲率补偿,从而得到更低温度系数的输出电压.同时采用一种有效的启动电路保证电路上电后可正常启动.该设计基于SMIC 0.13 μm CMOS工艺,在1.2V电源电压下,输出基准电压为500 mV,在-30～130℃范围内温度系数的版图后仿真可达到3.1×10-6 V/℃,整个电路功耗为180 μW.     

相变存储器的高可靠性多值存储设计

基于相变存储器(PCM)已有的2T2R结构,提出一种以比值为导向的状态定义方法,以实现2T2R结构下PCM的多值存储.它在相变电阻具有4态可编写的能力下,可以实现单元内8态存储,同时对小尺寸验证,而对PCM存储电路的优化将使得PCM更具竞争力.同样基于这种以比值为导向的状态定义,一种软硬件相结合的新型纠错码方法使得对全部数据位的错误监测成为可能.     

一种三维多层1TxR阻变存储器设计

提出一种适用于未来高密度应用的三维多层可堆叠1TxR阻变存储器设计.采用新型的多个存储电阻共享一个选通管的存储单元,选通管制作在硅片表面与标准逻辑工艺兼容,存储电阻堆叠在不同的互连金属层之间,构成三维存储结构.在0.13μm工艺下,以一个使用8层金属堆叠的1TxR（x=64）结构为例,其存储密度比传统的单层1T1R结构...     

氧化钽基RRAM的循环耐受特性优化研究

阻变存储器(RRAM)因其性能优异、可高密度集成以及与CMOS工艺兼容成本较低等众多优点而被广泛研究.用于制备阻变型存储器的关键材料有很多种,其中氧化钽材料由于与标准CMOS工艺兼容而被各大研究机构广泛关注,但TaOx基RRAM存储阵列的可靠性仍存在很大问题,尤其是循环耐受特性.本文制备了4种具有优秀阻变性能的双层Ta2O5/TaOxRRAM器件,Ta2O5层厚度分别为5nm和3nm,TaOx层的x值分别为1.0和0.7.比较了这4种拥有不同器件参数的氧化钽基RRAM器件的循环耐受性能,给出了TaOx基RRAM的循环耐受性能优化方法,发现双层TaOxRRAM的富氧Ta2O5层的厚度越薄且缺氧TaOx层的缺氧程度越大,其循环耐受性能越好.     

一种解决半选择单元干扰问题的SRAM设计方案

半选择单元的干扰问题是SRAM工作电压无法随工艺微缩持续降低的主要原因,同时,作为常用写稳定性帮助策略和提高读写速度的策略,PWB中字线增强时间点对半选择单元干扰问题的影响非常值得关注.本文深入分析了半选择单元干扰问题的电路机理和PWB稳定性策略,提出了一种基于交叉耦合PMOS管的HFPWB创新方案,在避免了半选择单元干扰问题的同时,给出了字线增强的具体时间点.仿真结果表明本文提出的电路结构可以同时提高全选单元和半选择单元的稳定性,并可以提高读速度达17.1%.     

先进逻辑工艺下SRAM漏电流测试

对于65nm及以下的先进逻辑工艺,SRAM的漏电流功耗占据了保持状态下功耗的一半以上,成为降低功耗的主要瓶颈之一.精确测量漏电流成为优化工艺从而降低功耗的先决条件.在保持SRAM原有版图环境不变的情况下,通过对SRAM施加不同激励,将栅漏电流、结漏电流和衬底漏电流这3种漏电流有效地区分出来.通过大量的测试,得到在不同温度下SRAM漏电流的相应数据结果用以分析,并对漏电流在整片晶圆内的系统波动和局部随机波动进行了讨论.