高效的五基数剩余数至二进制数转换器设计

针对混合基算法无法同时处理多个模而导致基于此算法的剩余数至二进制数转换器面积和延时较大的问题,提出了一个基于中国余数定理的高效并行的转换算法,并给出了相应的电路实现.该算法采用五基数模集合{2n-1,2n,2n+1,2n+1-1,2n-1-1}同时处理5个模,消除了所有超过动态范围的项,电路完全由加法器构成.实验结果表明,相比同类的转换器,文中的转换器节省了12%的面积,并使计算速度提高了14%.     

4基数模集合反向转换器的设计

针对大动态范围剩余数系统,给出了一个新的4基数模集合[2n-1,22n+1,2n+1,2n-1],基于新中国余数定理1实现了该模集合的剩余数至二进制的高效并行转换算法,并给出相应的转换器电路实现.与同类模集合反向转换器相比,文中提出的转换器电路完全由加法器构成,大大降低了对硬件电路的要求,明显减小了转换器的面积和电路延迟,提高了转换效率.     

基于4模集合{2~n-1,2~n+1,2~n,2~(2n-1)-1}剩余数转换器设计

针对剩余数系统需要大动态处理范围的问题,提出了一个新的4基数模集合;并给出了相应的剩余数至二进制数转换算法和硬件实现。该算法采用4基数模集合{2n-1,2n+1,2n,22n-1-1},每个模的形式都具有2n±1的形式,模的动态范围达到5n-1;算法基于新中国剩余数定理2实现,模集合的乘法逆元全部属于闭合形式,硬件电路完全基于加法器构成。与同类模集合反向转换器相比,提出的转换器电路完全基于加法器构成,明显减小了转换器的电路延迟,有效地提高了集成度。     

一个应用混合基算法的余数系统后置转换电路设计

针对传统的混合基算法在实现余数系统到二进制系统转换过程中的并行性问题,应用改进的混合基算法,研究与设计了一个基于模集合{2n,2n-1,2n+1-1,2n-1-1}的后置转换电路．模2n-1形式的模加法器采用相对简单的实现结构,使设计的电路避免了只读存储器及时序电路的引入,整个后置转换电路完全由简单组合逻辑及加法器级联实现,缩短了关键路径延时,减小了功率消耗,与已有的相同动态范围余数系统后置转换电路相比,性能优势明显.     

4模集合｛2n-1,2n 1,2n,22n-1-1｝剩余数至二进制转换器设计

针对剩余数系统需要大动态处理范围的问题,提出了一个新的4基数模集合,并给出了相应的剩余数至二进制数转换算法和硬件实现。该算法采用4基数模集合{2_n-1,2_n 1,2_n,2_2n-1-1},模集合动态范围达到5n-1位,算法基于新中国剩余数定理2实现,乘法逆元简单,硬件电路主要基于加法器构成。与同类模集合反向转换器相比,文中提出的转换器电路明显减小了电路延迟,有效地提高了集成度。     

有限拓扑的编码算法

为了方便有限拓扑的运算、数据压缩和数据存储,需要对拓扑进行编码和解码.如果每一个n元集合用n位二进制数表示,数据量相当庞大,因为离散拓扑有2~n个子集,也就是最多需要n2~n位二进制数(n2~(n-3)个字节)表示一个拓扑.对拓扑中的子集用二进制数的占位编码,每个拓扑都用2~n-2位二进制数表示,再对拓扑二进制数进行去重压缩,可以大大节省存储空间,并且信息更安全.实验表明,当n=8时,压缩率可以达到7.54%,编码算法非常有效.     

基于CVSL结构的组合逻辑选择性加固方案

随着集成电路工艺进入微纳尺度,组合逻辑电路的软错误率不断增加,电路的可靠性受到严重威胁。传统的逻辑门加固结构通常会带来较大的面积开销。文章采用具有鲁棒容错性能的级联电压开关逻辑(cascade voltage switch logic,简称CVSL)门单元,提出"CVSL门对"结构对电路输出端进行选择性加固,以较小面积开销实现电路容错性能的大幅提升。Hspice仿真实验表明"CVSL门对"结构具有良好的容忍故障脉冲性能。ISCAS-89基准电路实验结果表明,被加固电路软错误防护率达90%以上,仅带来12.54%的面积开销,比CWSP单元加固法节省46.57%,比三模冗余结构加固法节省91.78%。     

量子乘法器的设计及其实现方法

乘法器在数字信号处理和数字通信领域应用广泛,如何实现快速高效的乘法器关系着整个系统的运算速度。提出了一种新颖的量子乘法器设计方法,利用量子门设计一位量子全加器,并将n个一位量子全加器叠加在一起设计n位量子全加器,实现2个n位二进制数的加和;再利用2个控制非门设计置零电路,并使用置零电路设计量子右移算子;对二进制数乘法步骤进行改进,利用量子全加器和量子右移算子设计量子乘法器,同时设计实现此乘法器的量子线路。时间复杂度分析结果表明,本方法与目前最高效的量子乘法器具有相同的时间复杂度,并具有更简洁的实现方法。     

基于QuartusⅡ的九十九进制计数器设计与仿真

在QuartusⅡ5．0软件环境下,将两片四位同步二进制加法计数器74161芯片通过一定方式连接在一起,可构成同步九十九进制加法计数器。采用整体置数方式,分别用十六进制法和十进制法设计,通过仿真,这两种设计方法都是正确的。十六进制法原理图较简单,不用加译码电路就可以实现低位芯片对高位芯片的控制;十进制法原理图相对复杂,但十进制符合人们的思维习惯。对设计出的原理图稍加改变,就可以构成任意进制的同步加法计数器。     

椭圆曲线加密体制的双有限域算法及其FPGA实现

提出一种支持椭圆曲线加密体制的双有限域算法。该算法可以同时完成素数域和二进制域上的运算,并且模数p和取模多项式可以任意选取。提出了椭圆曲线加密体制运算单元的设计方法,此运算单元可以同时完成素数域和二进制域上的所有运算,包括加法、减法、乘法、平方、求逆和除法。此外,描述了椭圆曲线加密体制的FPGA实现,最终的电路可以对任意长度密钥进行加密,并且支持素数域和二进制域上的任意椭圆曲线。     

4个加数的并行加法器及扩展接口的研究

算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能.为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证,实验结果说明了所提加法器的设计合理性.     

16位超前进位加法器的设计

电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。     

多位快速加法器的设计

加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。     

二进制有符号码与补码的快速转换电路研究

通过对二进制有符号码的基础进行编码，推导出二进制有符号码转换成二进制补码的过程实质上就是完成一次快速二进制补码的加法运算。提出了一种超前进位选择（CLSA）的混合加法器并行结构，能够快速地将二进制有符号码转换成二进制补码。该方法将运算延迟时间从串行转换的O（n）降低到O（1bn），为利用有符号码进行快速算术运算单元和高性能数字信号处理器的设计提供了可能。     

基于半动态电路的32位高性能加法器设计

描述了一种采用半动态电路的32位高性能加法器的设计.设计中改进了现有稀疏树结构中的输出进位逻辑,在此基础上,设计了一种容偏斜多米诺和静态电路相结合的半动态电路,以及相应的多个控制时钟的时序策略.根据几种不同的加法器负载驱动情况,分别设计出不同的电路尺寸.采用SMIC 1.8V0.18μm CMOS工艺,在不同条件下的仿真结果表明,加法器电路取得了良好的性能.     

一种新型单电子-MOS晶体管混合的半加器电路

基于单电子晶体管的I-V特性和MOS晶体管的逻辑电路设计思想,提出了1个单电子晶体管和MOS晶体管混合的反相器电路,进而推导出其它基本逻辑门电路,并最终实现了一个半加器电路。通过比较单电子晶体管和MOS晶体管两者的混合与纯CMOS晶体管实现的半加器电路,元器件数目得到了减少,电路结构得到简化,且电路的静态功耗降低。SPICE验证了电路设计的正确性。     

A 5.3-GHz 32-bit accumulator designed for direct digital frequency synthesizer

A 32-bit pipeline accumulator with carry ripple topology is implemented for direct digital frequency synthesizer.To increase the throughout while hold down the area and power consumption,a method to reduce the number of the pre-skewing registers is proposed.The number is reduced to 29% of a conventional pipeline accumulator.The propagation delay versus bias current of the adder circuit with different size transistors is investigated.We analyze the delay by employing the open circuit time constant method.Compared to the simulation results,the maximum error is less than 8%.A method to optimum the design of the adder based on the propagation delay is discussed.The clock traces for the 32-bit adder are heavily loaded,as there are 40 registers being connected to them.Moreover,the differential clock traces,which are much longer than the critical length,should be treated as transmission lines.Thus a clock distribution method and a termination scheme are proposed to get high quality and low skew clock signals.A multiple-type termination scheme is proposed to match the transmission line impedance.The 32-bit accumulator was measured to work functionally at 5.3 GHz.