基于AD9517-1的高速时钟系统稳定性设计与信号完整性分析

本文以一个14位,转换速率250 MSPS的模数转换器(ADC)为信号终端,提出了一种提高高速ADC时钟电路稳定性的解决方案.方案使用AD9517-1作为时钟分配芯片,为芯片设计了一款中心频率250 MHz,相位噪声-98.7d Bc/Hz的三阶环路滤波器.信号输出性噪比(SNR)70.12 d B,时钟抖动282 fs rms,带宽496 fs rms.通过分析时钟信号的过冲和反射现象,对输出信号进行了基于低温共烧陶瓷工艺(LTCC)的微带线复数阻抗匹配和仿真.     

10位100MHz采样保持电路设计

设计了一种适用于10位100MHz的流水线模数转换器的采样保持电路.利用SMIC0.13μmCMOS工艺,设计了一个直流增益为87.6dB的全差分自举增益放大器,其功耗仅7.2mW,且达到0.05%精度的响应时间小于4ns.在采样时钟频率为100MHz,输入信号频率为10MHz时,该采样保持电路的无杂散动态范围(SFDR)为80.7dB.     

低功耗33MHz采样频率,10比特流水线结构的模数转换器

介绍了一个 33MHz,10bit,3 3V流水线结构的模数转换器 (ADC) .该ADC采用了一种带预放大级的运算放大器和一种动态比较器来降低功耗 ;采用了电荷泵电路来提升时钟信号的电压 ;采用了一个恒跨导偏置电路 .本芯片在 0 35 μmCMOS工艺上实现 ,芯片面积为 1 2× 0 .4mm2 .芯片工作在 33MHz时功耗为 6 9 4mW ,采样 16MHz正弦信号时的信噪比 (SNDR)为 5 8 4dB .     

数字基带信号直接传输系统的研究与设计

数字基带信号的直接传输会随着传输距离的增加而使得信号幅度逐渐衰减.为了提高传输质量,提出了一种基于高速模数转换器和最小二乘法自适应均衡的软阈值数字基带信号直接传输方法,使用模数转换器的接收机替代传统的均衡器芯片,对波形进行多级量化,并在自适应均衡后输出信号.首先使用高速模数转换器接收非屏蔽双绞线传输的基带差分信号波形,然后通过软阈值自适应均衡算法进行信号整形,最后将每个二进制数据位软信息组成的多级数据序列作为Turbo译码器的输入信号.电路实验中,在发送端通过1个199 m和1个201 m的非屏蔽均匀铜质双绞线输出12.5 MHz伪随机序列,实现了数字基带信号的时钟提取以及软阀值的均衡输出.该方法延长了数字基带信号的传输距离,同时也保证了数字基带信号的传输质量.     

一种低资源数字抽取滤波器设计

设计并实现一个应用于音频Sigma-Delta模数转换器的低资源数字抽取滤波器。该滤波器采用多级多采样率结构, 整体带内纹波小于0.06 dB, 带宽为21.6 kHz, 最低工作频率为10 MHz。通过滤波器硬件架构的设计, 有效地缩小了抽取滤波器的电路面积和功耗。芯片测试结果表明, 对 64 倍过采样率、4 阶Sigma-Delta调制的 1 bit 脉冲密度调制信号输出码流进行处理, 得到音频信号的信噪比达到87.2 dB, 在SMIC 0.13 μm 工艺下, 数字部分的面积约为0.146 mm²。与同类型抽取滤波器相比, 面积减小58%, 功耗减少60%以上。     

一种全数字正交发射机中数字前端电路的设计

本文设计了一种应用于全数字正交发射机的数字前端电路(DFE).DFE主要由I/Q 2路插值倍数为24的高速升采样数字滤波器构成,将基带带宽为20MHz的信号从100MHz升采样至2.4GHz,同时能够有效滤除镜像信号.其中第1级滤波器采用转置结构实现,并通过对过渡带的优化而将滤波器阶数从41降低至18.后3级半带滤波器则通过结构的变换,巧妙地将插值与滤波器过程结合起来,降低了部分单元的工作频率,优化了功耗;另外,在高频部分,为了满足时序要求,对关键路径进行流水线处理,并使用低阈值管提高工作频率.此外,在DFE中还增加了低功耗的串行外设接口(SPI)可配置的预失真查找表,从而实现数字预失真(DPD)的功能,并通过对称性将查找表存储量优化17×17.DFE的总体版图面积为0.34mm2,包括时钟分频模块在内的总功耗估算为34.8mW,其中数字预失真表部分的功耗为3.5mW.仿真结果表明,本文带有预失真查找表的DFE能够将发射机的误差矢量幅度(EVM)从31.6%降低至3.26%.     

一种应用于时间交织模数转换器的低抖动延迟锁定环

设计了一种适用于时间交织模数转换器的低抖动延迟锁定环,实现了12相时钟输出和6倍频输出功能.论文提出了一种基于信号通路切换的鉴频鉴相器,有效减小了工艺、电压、温度等对延迟锁定环性能的影响,优化了环路的抖动性能.延迟锁定环采用65 nm CMOS工艺设计,芯片面积90μm×110μm,版图仿真验证其工作频率范围40~110 MHz,电路整体功耗1.6 mW,锁定时间小于1.2μs,均方根抖动为8.1 ps,可满足模数转换器对时钟的要求.论文所采用的切换型鉴频鉴相器,相比于传统的鉴频鉴相器,其输出时钟的均方根抖动减小了19.3 ps.     

一种4 M-Pixel/s 4通道X射线CCD读出电路

本文设计了一种4 M-pixel/s 4通道X射线CCD读出电路.为加快读出速度,采用相同的4个通道并行处理CCD信号,每通道由2个3阶3位增量型ΣΔ模数转换器(I-ΣΔADC)交替采样CCD信号进行量化.在调制器结构中引入环路延时迁移(SLD)缓解紧张的时序.设计实例采用0.35μm 2P4M CMOS工艺实现,芯片工作在3.3V电源电压和64MHz时钟频率下,设计获得前端电路折算到输入的等效积分噪声为13.53μV,积分非线性为0.009 6%,功耗为1.35W.     

0.25 μm CMOS工艺10位150 MHz流水线型ADC设计

采用流水线结构完成了一个10位精度150MHz采样率的模数转换器的设计.通过采用动态比较器降低电路的功耗.在采样保持电路中使用一种新颖的自举开关,可减小失真,使得电路在输入信号频率很高时仍具有很好的动态性能.芯片采用台积电(TSMC)0.25μm CMOS工艺,其有效面积为2.8mm2.测试结果表明,最大积分非线性误差和微分非线性误差分别为1.15LSB和0.75LSB;在150MHz采样率下,对80MHz信号转换的无杂散动态范围为52.4dB;功耗为97mW.     

一个用于流水线模数转换器的高精度、低功耗采样保持电路

介绍了一个用于高精度模数转换器,采用 0.25μm CMOS工艺的高性能采样保持电路。该采样保持电路的采样频率为 20MHz,允许最大采样信号频率为 10MHz,在电源电压为 2.5V 的情况下,采样信号全差分幅度为 2V。通过采用全差分flip-around结构,而非传统的电荷传输构架,因而在同等精度下,大大降低了功耗。为了提高信噪比,采用自举开关。Hspice仿真结构显示：在输入信号为 5MHz 的情况下,无杂散动态范围（SFDR）为 92.4dB. 该电路将被用于一个14位 20MHz 流水线模数转换器。     

10 GHz低相噪扩频时钟发生器的设计与实现

基于55nm CMOS工艺设计并制造了一款小数分频锁相环低相噪10GHz扩频时钟发生器(SSCG).该SSCG采用带有开关电容阵列的压控振荡器实现宽频和低增益,利用3阶MASHΔΣ调制技术对电路噪声整形降低带内噪声,使用三角波调制改变分频系数使扩频时钟达到5 000×10~(-6).测试结果表明:时钟发生器的中心工作频率为10GHz,扩频模式下峰值降落达到16.46dB;在1 MHz频偏处的相位噪声为-106.93dBc/Hz.芯片面积为0.7mm×0.7mm,采用1.2V的电源供电,核心电路功耗为17.4mW.     

用于流水线ADC的无采样保持运放前端电路

为了降低流水线模数转换器功耗与提升输入信号范围，设计了一种无采样保持运放前端电路. 移除采样保持运放降低了功耗，并改进开关时序进一步降低电路功耗；同时改进传统开关电容比较器输入，使得模数转换器可达到0 ~ 3.3 V满电源电压的量化范围. 将设计的无采样保持运放前端电路应用在一款低功耗12位50 MS/s流水线模数转换器进行验证，采用0.18 μm 1P6M工艺进行流片，芯片面积为1.95 mm2. 测试结果表明：3.3 V电压下，采样率为50 MS/s、输入信号频率为5.03 MHz时，信噪失真比（SNDR）为64.67 dB，无杂散动态范围（SFDR）为72.9 dB，功耗为65 mW.     

低功耗超高频RFID标签芯片基带控制器

在分析RFID标签芯片系统架构的基础上,设计了一款适用于超高频射频识别标签芯片的基带控制器,以支持ISO 18000-6 Type C标准协议的RFID标签芯片的设计与实现.该基带控制器从系统架构和关键电路设计两个方面进行低功耗的系统集成优化设计,工作主时钟频率采用1.28 MHz,解码电路的采样时钟频率采用2.56 MHz,并采用TSMC 0.18 μm工艺对面积和功耗进行仿真验证和实现评估.仿真结果标明:该基带控制器符合ISO 18000-6 Type C标准协议,芯片面积0.16 mm2,芯片功耗20.07 μW,能够满足无源射频识别标签芯片的低成本和低功耗的需求.     

千兆以太网物理层时钟产生/倍频单片集成电路设计

给出了一个基于TSMC 0.18 μm CMOS工艺设计的千兆以太网物理层时钟产生/倍频单片集成电路.芯片采用电荷泵结构的锁相环实现,包括环形压控振荡器、分频器、鉴频鉴相器、电荷泵和环路滤波器等模块,总面积为1.1 mm×0.8 mm.采用1.8 V单电源供电,测得在负载为50 Ω时电路的输出功率大于5 dBm.芯片在PCB板上键合实现锁相环路的闭环测试,测得锁定范围为130 MHz;当环路锁定在1 GHz时,振荡器输出信号的占空比为50.4%,rms抖动为5.4 ps,单边带相位噪声为-124 dBc/Hz@10 MHz.该电路适当调整可应用于千兆以太网IEEE802.3规范 1000BASE-X的物理层发信机设计.     

一种低电压无采样保持运放14 bit,100 MS/s流水线型模数转换器的65 nm CMOS工艺实现

设计了一款低电压实现的14bit,100MS/s流水线型模数转换器(Pipelined ADC),该ADC前端采用无采样保持运放结构来降低功耗和减小噪声,减少了第一级采样网络孔径误差和非线性电荷注入的影响.通过选取合适的输入采样电容容值解决了kT/C噪声和电容不匹配的问题,并设计了符合系统要求的低电压高速高增益运放.该模数转换器同时也包含了带隙基准、分布时钟产生电路、参考电压和共模电压缓冲器等电路模块.芯片采用TSMC 65nm GP 1P9M CMOS工艺实现,面积为3.2 mm2(包含PAD).测试结果表明,当采样率为20MS/s,输入信号频率为1.869MHz时,信噪比(SNR)为66.40dB,信噪失真比(SNDR)为65.21dB,无杂散动态范围(SFDR)为73.44dB,有效位数(ENOB)为10.54bit.电源电压为1.2 V,整个模数转换器的总功耗为260mW.     

基于CMOS工艺流水线型模数转换器采样保持电路设计

采样保持电路作为流水线模数转换器中的重要单元一直是高速高分辨率模数转换器研究设计者十分关注的内容.文章介绍了基于CMOS 0.6μm工艺的流水线模数转换器前端采样保持电路以及运放电路的设计仿真.该电路采用电容下极板采样、折叠式共源共栅技术,有效地消除了开关管的电荷注入效应、时钟馈通效应引起的采样信号的误差,提高了采样电路的线性度,节省了芯片面积,降低了功耗.     

基于TD-SCDMA的波形发生器中频率合成器的研究和设计

简单介绍了频率合成技术,利用Σ-Δ技术对分数频率合成器进行了研究和设计。该频率合成器主要的子单元电路包括Σ-Δ调制器、压控振荡器和环路滤波器。最后利用ADS软件对所设计的频率合成器进行了性能仿真,结果表明,本文设计的频率合成器可以满足88MHz～132MHz动态范围的高精度、高稳定度的时钟信号输出,并且通过算法能够实现88MHz～132MHz动态范围时钟信号的灵活切换。     

10-bit 100-Ms/s视频模拟前端IP核的设计

设计了一个10 bit,100 Ms/s视频模拟前端IP核,并用台积电(TSMC)0.18μm 1.8/3.3 V互补金属氧化物半导体(CMOS)纯数字工艺进行了仿真.电路中模拟部分采用3.3 V电源电压,仿真结果显示当输入信号为18 MHz,信号幅度为满幅(单端1 V,差分2 V)时,输出信号信号-噪声-失真比(SNDR)为60 dB.整个电路的功耗为73 mA,版图面积为2 mm×2.5 mm.     

一种降低对数域滤波器噪声和功耗的方法

针对现代电子设备微型化的需要,对数域滤波器更适合于低电压工作,动态偏置技术可以降低电路系统的噪声和功耗.文中提出了一种动态偏置应用于对数域滤波器中的方法,可以在不改变滤波器传输函数的情况下降低对数滤波器噪声的功耗.以一个三阶差分对数域滤波器的设计为例说明了动态偏置技术的应用.Pspice模拟结果表明,与恒定偏置滤波器相比,当输入信号为最大允许输入信号的1/10时,动态偏置滤波器的输出噪声和功耗分别下降了约17dB和12dB,但滤波器的动态范围基本保持与最大输入信号时相同.     

宽带多速率通用数字调制器的设计与实现

设计了宽带通用调制器结构,分析了该调制器硬件实现的关键技术,给出了基带脉冲成形数字滤波器、多速率插值的CIC滤波器及时钟信号产生的具体实现方法. 利用矢量信号分析仪对调制器进行了测试. 测试结果表明,该调制器可产生速率为0.5～50.0MS/s的通用数字调制信号,矢量幅度误差和频谱满足通信标准的要求.