CMOS全差分跨导运算放大器的建模与设计

研究带增益自举结构的高速、高增益跨导运算放大器,并对增益自举运放建立数学模型和进行Mat-lab仿真验证.将设计的运算放大器应用于12bit 100MSPS模数转换器(ADC)中,可得到辅助运放的带宽的最佳设计.仿真结果表明:添加辅助运放后,可以达到106dB的增益,增加了55dB;添加辅助运放后的主极点较之前大大减小,次主极点略有减小,但辅助运放的添加并不会影响运放使用时的速度.     

一种改进跨导运放的采样保持电路

摘 要：采样保持电路的信号精度和建立速度直接影响到整个流水线型模数转换器的分辨率和转换速率。本文改进了辅助运放的共模反馈结构,解决了传统结构中跨导运放连续时间共模反馈（CMFB）电路设计困难,偏置电路复杂的问题,使用工作在饱和区边沿的MOS管对实现反馈结构,使输出共模电平在1.65v快速稳定。该采样保持电路基于0.5μm 2P3M CMOS工艺,使ADC达到了10位,40MHz的性能,一级采样电路在3.3V的电压下其功耗为6mW。     

一种改进跨导运放的采样保持电路

采样保持电路的信号精度和建立速度直接影响到整个流水线型模数转换器的分辨率和转换速率.本文改进了辅助运放的共模反馈结构,解决了传统结构中跨导运放连续时间共模反馈（CMFB）电路设计困难,偏置电路复杂的问题,使用工作在饱和区边沿的MOS管对实现反馈结构,使输出共模电平在1.65 v快速稳定.该采样保持电路基于0.5 μm 2P3M CMOS工艺,使ADC达到了10位,40 MHz的性能,一级采样电路在3.3 V的电压下其功耗为6 mW.     

全差分高增益运放的设计

在3．3V电源电压下采用中芯国际（SMIC）0．18μm混合信号CMOS工艺设计了一个单级全差分运算放大器．所设计的运放采用了增益提升技术,其主运放为一个带有开关电容共模反馈的全差分折叠-共源共栅运放,两个简单的连续时间共模反馈电路的运放作为辅运放用来提升主运放的开环增益．仿真结果表明,所设计的运放直流增益可达110dB,单位增益带宽为5MHz．     

用于高速模数转换器的非对称全差分参考电压缓冲器

针对现有高速高精度模数转换器(ADC)芯片内部参考电压缓冲器需要牺牲很大功耗来满足精度和速度要求的问题,提出了一种具有非对称AB类输出级的全差分参考电压缓冲器,能够以较低的运放增益满足缓冲器高精度的需求,从而显著降低缓冲器的功耗。通过引入非对称的输出结构,参考电压缓冲器只需要满足高带宽,不再需要较高的开环增益;输入级采用互补结构进一步降低了功耗;为了消除传统结构所引入的高阻节点,提出了低输出阻抗的AB类驱动电路,提高了带宽。仿真结果表明,在负载为20pF的片内滤波电容的情况下,参考电压缓冲器的功耗为27mW,建立时间小于2.5ns,与相近性能的电路相比,所提电路的功耗更低。其中运放的单位增益带宽为602MHz,相位裕度为61°。所提出的参考电压缓冲器应用于一款双通道14位200 MHz的流水线ADC中,测试结果表明,ADC的信号噪声失真比达到73dB,所提出的电路结构能以较低的功耗实现较高的精度和速度。     

一种采用时间交织结构的低功耗Pipelined SAR模数转换器设计

设计了一款低功耗12bit 100MS/s流水线逐次逼近型模数转换器(Pipelined SAR ADC),提出了一种第二级子模数转换器时间交织的结构,改善了模数转换器的采样率;优化Pipelined SAR ADC前后级子ADC的位数关系,同时结合半增益运算放大器技术,降低了运放的设计难度,减小了运放的功耗.本设计是在TSMC65nm LP工艺下设计实现的,在电源电压为1.2V,采样率为100MS/s,输入信号为49.1MHz时,此ADC可达到69.44dB的信噪比(SNDR)和74.04dB的无杂散动态范围(SFDR),功耗为8.6mW.     

采样-保持电路中的一种增益误差自校正方法

提出一种用于流水线模数转换器(ADC)中的模拟增益误差自校正电路．该电路由一个可编程电容阵列、一个比较器和一小块数字电路组成，通过对第一级采样一保持电路的增益进行校正，使它的增益误差达到12bit转换精度的要求。仿真结果表明，整个流水线ADC的有效量化位数从原来的9．95bit提高到11bit。     

粒子探测器读出电路中模数转化器建模及参数设计

在基于数字信号处理的粒子探测器读出电路设计中,模数转化器(analog to digital converter,ADC)是一个关键的模块。ADC的采样率和精度是限制探测系统达到最佳噪声性能的主要参数。基于Matlab的Simulink环境建立了粒子探测器读出电路中ADC的仿真模型,并通过Matlab仿真验证了模数转化器的采样速度、精度对系统噪声的影响,给出了在基于数字信号处理的粒子探测器读出电路设计中,模数转换器的参数设计方案。     

集成运放构成的4种负反馈放大电路性能分析

用方框图分析法分析了由集成运算放大器构成的4种负反馈放大器的性能，包括输入、输出电阻和增益。导出了可用工程计算和设计的一组近似公式。讨论了集成运放和电路元件参数对负反馈放大器的影响，并与理想运放分析得出的结果进行了比较。     

一种低电压无采样保持运放14 bit,100 MS/s流水线型模数转换器的65 nm CMOS工艺实现

设计了一款低电压实现的14bit,100MS/s流水线型模数转换器(Pipelined ADC),该ADC前端采用无采样保持运放结构来降低功耗和减小噪声,减少了第一级采样网络孔径误差和非线性电荷注入的影响.通过选取合适的输入采样电容容值解决了kT/C噪声和电容不匹配的问题,并设计了符合系统要求的低电压高速高增益运放.该模数转换器同时也包含了带隙基准、分布时钟产生电路、参考电压和共模电压缓冲器等电路模块.芯片采用TSMC 65nm GP 1P9M CMOS工艺实现,面积为3.2 mm2(包含PAD).测试结果表明,当采样率为20MS/s,输入信号频率为1.869MHz时,信噪比(SNR)为66.40dB,信噪失真比(SNDR)为65.21dB,无杂散动态范围(SFDR)为73.44dB,有效位数(ENOB)为10.54bit.电源电压为1.2 V,整个模数转换器的总功耗为260mW.     

高速高精度模数转换器的数字后台校准算法

研究了模数转换器(ADC)的数字后台校准技术,提出了一种针对2.5 b/级高速高精度流水线ADC的数字后台校准算法.在2.5b/级电容翻转式余量增益电路(MDAC)中注入与输入信号相关的抖动信号,提取MDAC中由于电容失配和放大器增益有限性造成的非线性误差,并在最终的数字输出端对这些误差进行校准.文中提出的数字后台校准算法具有电路实现简单、不中断ADC正常工作、适合高速高精度流水线ADC等优点,能有效地降低电容失配和放大器有限增益等非理想因素对流水线ADC精度的影响.仿真结果表明,经校准后的ADC信号噪声失真比可从63.3dB提高到78.7dB,无杂散动态范围由63.9 dB提高到91.8 dB.     

一种应用于60GHz毫米波无线传输系统的数模混合ADC设计

以60 GHz毫米波高速无线传输系统为背景,对无线信号历经的频率选择性衰落信道进行了深入分析,并对接收机结构进行研究。提出一种利用数模信号混合处理的低复杂度ADC结构。该结构利用数模混合均衡器来降低频率选择性衰落信道中接收机ADC的精度要求。通过引入一个高精度、高采样率的DAC为代价,在不改变接收机性能的情况下将ADC的采样精度降低2个比特。该ADC均衡器在误码率、收敛速度等性能上相比同精度的全数字均衡器有很大提高。进一步,对该结构进行优化。通过把补偿信号的高比特位的值转换到模拟域,将引入的DAC精度降低到2～3个比特,从而进一步降低了该结构的设计复杂度和功耗。     

一种10bit 50MS/s低功耗流水线模数转换器

设计了一个10 bit精度,50 MS/s采样频率的流水线型模数转换器,通过运算放大器共享和省略采样保持实现低功耗.第1级为单比特输出,它能够在将信号摆幅减半的同时保持信噪比不衰减,减半的摆幅使得运放直流增益和带宽要求以及电容匹配要求降低.由于采用运放共享技术,该设计只使用了4个运放,功耗相比传统结构降低1/3.采用0...     

KD-203通用集成运放

本文是我厂KD—203集成运放的研制总结第二部分。介绍KD—203集成运放的设计方案,器件性能以及工艺问题。KD—203采用双片结构,一片以npn晶体管为设计中心,一片以pnp晶体管为设计中心,实践证明,用此方案可在现有工艺水平下以极简单的线路结构大批生产性能优良,成品率高的第二代集成运放,而且适合于研制并大批生产性能更为优越的第三代集成运放及高速运放。     

五级流水线 RISC-V 处理器软硬件协同仿真验证

针对国内 RISC-V(Reduced Instruction Set Computer-Five)处理器领域的空白以及对处理器性能的优化问 题, 将开源 3 级流水线 RISC-V 处理器 VScale 扩展为 5 级流水线处理器。 在对比 3 级流水线和 5 级流水线的差 异的基础上, 为 5 级流水线设计了冒险检测以及旁路单元, 解决了 5 级流水线的数据相关问题, 并为该处理器 编写外设(LCD1602、 UART)控制器, 最终在 FPGA(Field-Programmable Gate Array)开发板上实现了软硬件协同 仿真。 仿真结果表明, 扩展后的处理器运行正常, 且速度比扩展前的处理器快约 30%。     

一种高稳定高精度单片锂电池充电芯片设计

锂电池是便携式电子设备电源的首选,但是存在充电精度以及充电环路的稳定性问题。论文对一种具有高稳定性,充电电压高精度以及单片集成的锂电池充电芯片进行设计。提出了改进折叠式运放结构作为恒流充电电路和新颖的恒压充电电路,经过这些改进提高了充电环路速度和稳定性,并且利用两级运放的高增益来提高充电环路精度;提出了电流模温度热调整电路;最后基于CSMC0.5um混合CMOS工艺,得到芯片的物理版图,后仿真结果表明充电环路具备很好的稳定性,充电精度达到0.5%以下。     

Delta Sigma调制器非理想因素建模

提出并构建了开关电容积分器Delta Sigma调制器非理想因素行为级模型,该模型基于Matlab中的Simulink工具,包含开关非线性、时钟抖动、量化器非线件和积分器非线性等调制器非理想囚素,能为电路模块的设计提供精确的设计指标.重点研究并实现一种运放非线性直流增益模型,仿真结果表明它能更有效反映奇次谐波失真.同时综合考虑调制器其他非理想因素,例如采样噪声、开关非线性电阻以及运放参数(色化噪声.增益带宽,摆率,饱和电压),仿真得到其对调制器性能的影响.     

一种提高流水线模数转换器速度的方法

针对电荷转移流水线模数转换器 (ADC)的结构特点 ,提出了一种增加模数转换速度而保持功耗不变的方法。该方法在流水线级电路的采样相引入一个额外的时钟相来释放要接入到前级反馈放大器的电容上的电荷 ,以此来优化反馈放大器建立过程的起点 ,从而减小最大可能的建立时间。理论分析和计算机仿真表明 :该方法对常用的电荷转移流水线结构均有效 ,但更适用于低级分辨率、低线性输入范围、低建立精度和低电容缩减系数的流水线结构。当在低线性输入范围、无电容缩减处理的 1b/级或 1.5 b/级的流水线结构中应用该方法时 ,可将 A/ D转换周期降低达 30 %。     

应用运放宏模型分析和设计SC网络的探讨

考虑了开关电容(SC)网络中运放的非理想特性,从电路设计出发,建立了一个较为切合实际的MOS运放频域宏模型。在此基础上计算了含非理想运放的SC网络频率响应。本文还考虑了运放大信号摆率非线性对SC网络的影响。最后,对含非理想运放的SC网络进行了优化设计,并且编制了适合微机运行的SC网络CAD程序—SCCNOA。     

基于CSD量化编码的FIR滤波器优化设计

目的 针对ADC设计中滤波器功耗过大,遗传算法收敛速度慢,以及遗传算法操作可能破坏CSD编码要求等问题,对FIR滤波器设计进行优化研究.方法 采用CSD(canonic signed digit)编码控制加法器数量,通过改进遗传算法交叉、变异等操作提升算法收敛速度,对FIR滤波器进行有限精度优化设计.结果 优化算法可在降低功耗的同时,可有效减小通带波纹.加快寻优速度.算法应用于级联滤波器设计,可使其通带纹波大部分抵消.结论 给出基于CSD编码的FIR滤波器优化设计方法,以及遗传算法收敛速度慢,交叉、变异破坏算法编码要求的简明处理方法.仿真结果表明优化算法是有效的.