降低Turbo接收机复杂度方案

从降低带比特交织的Turbo接收机复杂度的角度对其结构进行了讨论,通过对各组成部分外信息转移的研究,提出将Turbo接收机分阶段实现的方案,即开始使用带均衡器的接收机,然后使用迭代译码的比特交织编码调制系统.该方案可以减少环路,降低实现复杂度,同时减小系统时延.给出切换这两种接收机的准则后,对给定的系统在典型的符号间和干扰信道下进行了性能仿真,对比常用的Turbo接收机,迭代5次后,性能下降不到0.1dB,迭代10次后,两者性能非常接近,这表明所给方案是有效的.     

一种低复杂度逐次逼近型模数转换器设计与仿真

为了降低模数转换器(ADC)复杂度和功耗,基于低复杂度电容阵列数模转换器(DAC)参考电平切换方案,设计了一种低复杂度逐次逼近型模数转换器(SAR ADC).电容阵列DAC中电容采用双参考电平结构,降低电路的复杂度;比较器采用低复杂度两级动态结构,降低功耗;移位寄存器采用低复杂度动态锁存电路结构,降低功耗和减少误码;电容驱动电路采用低复杂度互补金属氧化物半导体(CMOS)反相器结构,减少晶体管数量. SAR ADC电路的仿真结果显示:在电压为1.0 V和采样频率为100 k Hz时,SAR ADC功耗为0.45μW,有效位(ENOB)为9.99 bit,其单步转换功耗为4.4 f J.该SAR ADC指标满足低功耗的要求,适用于便携式、植入式、穿戴式和无线传感器节点等低功耗电子终端.     

宽带CDMA系统中的空时格型编码

讨论了在频率选择性衰落无线信道下WCDMA系统中的空时格型编码（STTC）性能。介绍了STTC系统模型，重点讨论了WCDMA下行链路STTC系统的几种接收机，通过仿真给出了STTCWCDMA系统在频率选择性衰落信道上的FER（误帧率）和BER（误比特率）性能。     

WCDMA中基于导频辅助的2D-RAKE接收机研究

针对WCDMA上行链路的时分导频和复扩频方式的特点,提出了一种适用于WCDMA系统的线性自适应空时二维RAKE接收机.利用导频符号进行权向量更新算法,并作为空间波束成型器的参考信号.理论分析和在多用户时变频率选择性衰落信道下的仿真研究表明,对导频信号的充分利用可以降低空时二维接收机的实现复杂度,所提的接收机能明显提高接收机的输出信噪比,降低误码率,系统容量也明显提高.     

数字并行接收机的反馈频域均衡方法

为了适应高速宽带无线通信的需要,在一种高速数字并行接收机(APRX)结构的基础上,提出了一种使用伪随机(pseudo-random num ber,PN)序列进行反馈频域均衡的方法,通过PN序列相关估计的信道冲激响应反馈到频域均衡器来更新并行接收机频域均衡器系数,这种结构能适应高速率传输的要求,并且能有效地对抗频率选择性衰落。仿真结果表明:在多径信道下,APRX已无法工作,而提出的反馈频域均衡方法性能较好,仅与G auss ian白噪声信道下有约5 dB的性能损失,且实现简单,便于应用。     

采用时间和频率交织的COFDM系统在COST 207频率选择性衰落信道下的性能研究

根据欧洲科学与技术研究协会207工作组标准，讨论了由信号传输的时延和时变性引起的频率选择性衰落信道的建模方法；分析了采用比特交织和符号交织相结合的COFDM在这种信道下的性能．仿真结果表明，采用合适的交织度和载波数，QDPSK在COST 207频率选择性衰落信道下能够获得最佳误码率性能．讨论了不同的多普勒频移下QDPSK-COFDM的性能．     

宽带CDMA系统中的空时格型编码

讨论了在频率选择性衰落无线信道下WCDMA系统中的空时格型编码（STTC）性能。介绍了STTC系统 模型，重点讨论了WCDMA下行链路STTC系统的几种接收机，通过仿真给出了STTC WCDMA系统在频率选择 性衰落信道上的FER（误帧率）和BER（误比特率）性能。     

一种基于直扩OFDM的分层空时编码结构

目的提高无线宽带下行传输中分层空时编码的性能。方法提出一种基于直扩OFDM的分层空时编码结构，利用一组正交扩频序列对每路发射信号进行扩频，接收机通过解扩区分各路发射信号。结果新结构有效抑制了共信道干扰，并采用RAKE接收以提高系统的性能；新结构保持了分层空时编码高传输率的优点，并可应用于无线宽带下行传输。结论仿真结果表明，新结构优于基于迫零算法分层空时编码的性能。信道估计、多用户检测，以及在时间选择性衰落下的问题，是今后进一步研究的方向。     

用于分布式天线的选择分集2D-RAKE接收机

针对分布式天线系统,提出了一种新的空时二维-RAKE(2D-RAKE)接收机方案,使用M个L-分支选择合并器(SC),每个SC的输出送入一个有LR个抽头的RAKE接收机。作者分析了在频率选择性Nakagami衰落信道中,该接收机的误比特率特性,讨论了不同衰落参数下不同L,M和LR组合对系统性能的影响。数值分析表明:与常规2D-RAKE接收机相比,该机不仅可以利用多个天线的空间分集合并改善系统的性能,而且明显降低了系统复杂度,因此可以在分布式天线系统中利用2D-RAKE接收机改善系统性能。     

航空信道仿真研究

在对航空信道物理特性分析的基础上,提出了一个适用于空-空、地-空无线链路的宽带频率选择性衰落频域信道仿真器。选择合适的仿真参数,该仿真器可以模拟航空器在停场、滑行、飞行等状态的无线衰落信道。宽带频率选择性信道仿真器由多个并行子信道仿真器在频域构成,每个子信道为一个简单结构的平坦衰落模型,执行独立的瑞利衰落,这样的多个并行子信道构成了一个宽带频率选择性信道的仿真结构,非常适合正交频分复用或者多载波码分多址系统信道的计算机仿真。     

基于DSP的软件无线电实验系统的设计

介绍了一种基于TMS320C6713的DSP芯片，拥有2．4GHz传输频率的软件无线电实验系统。该系统由核心数字信号处理器（DSP-Digital Signal Processor）、A／D，D／A转换器、收发信机三部分组成。由于该平台核心数据处理能力最高可达2400MI／s，收发频率高达2．4GHz，因此可以仿真大多数现有的编译码和调制解调算法。特别是其灵活的设计理念给实验者提供了一个开放的实验平台。最后，文章以通用数字调制设计为例，介绍了该系统的实际应用。     

基于CMOS工艺的10位逐次逼近型模数转换器设计分析

逐次逼近型模数转换器由于性能折衷而得到了广泛的应用。其中，比较器和数模转换器的精度和速度极大地限制了整个系统的性能。因此，具有失配校准功能的比较器是逐次逼近型模数转换器的关键。设计了10bit逐次逼近型模数转换器中的比较器，对比较器的电路结构和工作原理有较详细的论述。     

一种具有噪声整形功能的2 bit/cycle SAR ADC的设计

基于180nm CMOS工艺,设计了一种2 bit/cycle结构的8 bit、100 MS/s逐次逼近模数转换器（SAR ADC）. 采用两个DAC电容阵列SIG_DAC、REF_DAC实现了2 bit/cycle量化,其中SIG_DAC采用上极板采样大大减少了电容数目,分裂电容式结构和优化的异步SAR逻辑提高了ADC的转换速度. 应用一种噪声整形技术,有效提高了过采样时ADC的信噪失真比（SNDR）. 在1.8 V电源电压和100 MS/s采样率条件下,未加入噪声整形时,仿真得到ADC的SNDR为46.22 dB,加入噪声整形后,过采样率为10时,仿真得到的SNDR为57.49 dB,提高了11.27 dB,ADC的有效位数提高了约1.88 bit,达到9.26 bit.      

一种低复杂度逐次逼近型数模转换器设计与仿真

为了降低模数转换器复杂度和功耗,基于低复杂度电容阵列DAC设计了一种低功耗逐次逼近型模数转换器（SAR ADC）. 该结构中,电容阵列DAC每个电容只有两种参考电平选择,降低逻辑控制电路和电容驱动电路的复杂度,电容阵列DAC最低位电容参与转换,使需要的总单位电容数量相比单调结构减少一半;比较器采用两级动态结构,降低功耗;移位寄存器采用动态锁存电路结构,降低功耗和减少误码;电容驱动电路采用CMOS反相器结构,减少晶体管数量. SAR ADC电路仿真结果显示:在1.0 V电源电压和采样速率为100 kHz 时,SAR ADC功耗为0.45 W ,有效位（ENOB）为9.99 bit ,其单步转换功耗为4.4 fJ.     

一种超低功耗模数转换器的设计与仿真

为了降低电子终端设备的功耗,文中提出了一种基于C-2C电容阵列DAC的超低功耗SAR ADC。首先,通过使用C-2C电容和三电平转换方案,文中的电容阵列DAC转换能耗相比传统结构降低99.41%,面积减少87.2%。接着,采用基于动态逻辑的逐次逼近寄存器（SAR）和两级全动态比较降低SAR ADC整体功耗。最后,SAR ADC在180nm CMOS工艺下进行设计与仿真。仿真结果表明:在1V电源电压,100kS/s的采样频率下,ADC的信噪失真比（SNDR）为61.59dB,有效位（ENOB）为9.93位,总功耗为0.188W,品质因素（FOM）值为1.9fJ/Conv.-step。文中设计的超低功耗SAR ADC适用于低功耗电子终端设备。     

低耗能流水线模数转换器的运算放大器设计与仿真

基于0.13,μm工艺,设计一个用于1.2,V低电压电源的10比特83MSPS流水线模数转换器的两级运算放大器.该放大器采用折叠共源共栅为第一级输入级结构,共源为第二级输出结构.详细介绍了运算放大器的设计思路、指标确定方法及调试中遇到的问题和解决方法.模拟结果显示:该运算放大器开环直流增益可达79.25,dB,在负载电容为2,pF时的单位增益频率达到838 MHz,在1.2,V低电压下输出摆幅满足设计要求,高达1 V,满足了10比特低电压高速度高精度模数转换器的要求.     

基于TMS320C5402的语音压缩系统

根据TM S320C 5402的特点,提出了采用G.723.1语音编解码算法设计的语音压缩系统.给出了系统的硬件结构和软件流程,及A/D、D/A模块与DSP接口电路的设计方法.该系统具有很强的实时性和实用性.     

一种用于CMOS图像传感器的10位高速列级ADC

提出了一种适用于高速小尺寸像素的列级ADC,该ADC采用单斜ADC(single-slope ADC,SS ADC)与逐次逼近ADC(successive-approximation ADC,SA ADC)相结合的方式在提高模数转换速度的同时减小了芯片面积.SS ADC实现5位粗量化,SA ADC实现5位细量化,SA ADC中5位分段电容DAC的桥接电容采用单位电容并利用区间交叠方式实现了误差校正.采用GSMC 0.18,μm 1P4M标准CMOS工艺对电路进行设计,仿真结果表明:所提出的列级ADC在167,kHz/s采样率和3.3,V电源电压下,有效位数9.81,每列功耗0.132,mW,速度比传统SS ADC提高了22倍.     

改善辐照加固设计流水线型模数转换器性能的抖动电路技术

提出了一种能够改善高精度辐照加固设计流水线型模数转换器（ADC）动态性能指标的减式抖动电路技术.其中,基于深度伪随机数生成器所产生的伪随机数来驱动高精度数模转换器而生成所需的抖动信号,将抖动信号与ADC的输入信号相加输送给ADC进行量化,并将抖动信号从ADC量化输出中减去,以降低ADC的信噪     

SoC在数控直流电流源设计中的应用

设计了一种基于SoC芯片C8051F120的数控直流电流源,该系统以闭环负反馈放大电路为恒流源模块,C8051F120为控制核心,利用SoC片上资源DAC和ADC,实现了数控输出步进为1mA、范围为20mA-2000mA的电流,设置和实际输出的电流都由LCD显示,软件采用线性补偿算法提高控制精度。该设计最大限度地降低了系统硬件电路和软件编程的复杂度,电源稳流效果好,控制精度高,系统可靠性较高。