一种改进跨导运放的采样保持电路

摘 要：采样保持电路的信号精度和建立速度直接影响到整个流水线型模数转换器的分辨率和转换速率。本文改进了辅助运放的共模反馈结构,解决了传统结构中跨导运放连续时间共模反馈（CMFB）电路设计困难,偏置电路复杂的问题,使用工作在饱和区边沿的MOS管对实现反馈结构,使输出共模电平在1.65v快速稳定。该采样保持电路基于0.5μm 2P3M CMOS工艺,使ADC达到了10位,40MHz的性能,一级采样电路在3.3V的电压下其功耗为6mW。     

开关电容共模反馈电路建模与实现

针对共模反馈控制信号偏低的缺点,提出1种新的主电路尾电流源结构以提高共模反馈控制信号幅值.应用时域、频域分析方法对开关电容共模反馈电路进行理论分析和推导并建立等效时域模型.在功能验证中,采用BCD工艺,以开关电容采样保持电路为例建立实际电路模型并进行仿真测试.结果证明,共模反馈电路不仅使输出差模信号毛刺减小,主电路共模抑制比增加,而且使共模反馈响应速度快、抗扰动性强、鲁棒性好.     

一种具有欠采样功能的采样保持电路

设计并实现了低功耗的欠采样保持(under-sampling and hold)电路,该电路可应用在模数转换器的前端.该电路选取全差分的电荷传递式开关电容结构,具有欠采样功能的高速自举开关及连续时间共模负反馈结构的两级运算放大器.该电路基于SMIC CMOS 0.18μm 1P6M工艺绘制,测试结果表明,在电源电压为3.3 V,采样频率fs为2 MHz,信号频率fa为2.01 MHz时,总功耗约为1 mW,等效信号频率fa'为10 kHz的信噪失真比RSND为47 dB.该电路可以广泛应用于频移键控调制系统中.     

带共模反馈的CMOS折叠式高增益运算放大器

提出了一种单电源5V供电的带共模反馈的两级折叠式运算放大器结构.折叠式运算放大器的输入共模反馈结构使输出共模电平维持在2.5 V左右,增益可达到90 dB以上,相位裕度为45°,同时增益带宽为33 MHz.     

低漏电流中点钳位型光伏并网逆变器

为改善光伏并网逆变器的共模电压不恒定的问题,分析了全桥逆变器的共模等效电路,提出一种基于混合桥臂的中点钳位型光伏并网逆变器,通过连接于直流电容中点的2个二极管或2个开关管的钳位作用,使逆变器的共模电压在续流阶段保持恒定,并且与传统的具有中点钳位功能的H6电路相比,该结构具有更低的导通损耗和更为简单的控制方式.仿真和实验结果表明:改进的电路结构具有更低的共模漏电流和恒定的共模电压.     

应用采样保持器和低通滤波器控制混沌

提出了应用采样保持器和模拟低通滤波器控制混沌的方法.将混沌系统的某一可测状态变量通过采样保持电路和模拟低通滤波器后反馈给系统的其他子系统,通过调整采样频率和滤波器的带宽可以将混沌系统稳定到不动点和各种周期轨道.Lorenz系统和Chua电路的仿真结果证实了该混沌控制方法的有效性.     

流水线模数转换器中高速低功耗开环余量放大器的设计

为了降低流水线模数转换器(ADC)中余量放大器的功耗并提高其速度,提出了一种新的开环余量放大器结构及其增益控制方法.该放大器采用简单差动对结构,并使用放大器的复制电路和一个差动差值放大器来控制主放大器输入对管的跨导,以稳定开环余量放大器的增益.所提出的放大器结构可以工作在低电源电压下,而且不需要共模反馈电路,与采用共源共栅结构和共模反馈的开环放大器相比,功耗更低,响应速度更快.仿真结果表明,所提开环余量放大器的功耗仅为5.5mW,在满幅度阶跃输入的情况下,输出建立时间小于3ns.将该开环余量放大器应用到采用数字校准的流水线ADC中,实现了采样率为4×107s-1的12位模数转换.     

10Bit 50Ms/s流水线结构模数转换器的仿真分析及设计

在详细分析了高速高精度模数转换技术原理的基础上，选择采用九级流水线结构实现具有10位分辨率、50Mhz采样频率的模数转换器电路。本文设计的九级流水线结构的模数转换器，采用全差分的开关电容电路实现。为了保证开关电容电路处理模拟信号的速度和精度，采用了差分跨导运算放大器，这个放大器采用共源共栅补偿和动态共模反馈，具有很好的增益和带宽。     

具有均衡时延修正功能的高频跨导电容滤波器

提出一种适用于高频领域的新结构跨导电容滤波器,它采用带共模反馈电路差分交叉耦合型的高频跨导放大器,稳定了输出电平和静态工作点.应用该跨导放大器设计了截止频率为160 MHz的七阶跨导电容低通滤波器.针对高阶椭圆函数滤波器群时延大的缺点,设计了均衡时延修正电路来精确调节群时延大小.仿真实验表明,加入时延电路后,滤波器在通...     

基于0.5μm CMOS工艺的高速运放

设计了高单位增益带宽积、大摆率、宽输出摆幅的运算放大器,该运算放采用了两级全差动结构.设计采用增加1个前馈放大级电路,以此产生1个左半平面零点并与第一个次极点相抵消的频率补偿方案,达到了环路稳定的要求.另外,提出一种新颖的共模反馈(CMFB)方案,使共模抑制比达到62dB,电路采用CSMC公司的0.5μm CMOS数模混合信号工艺设计并经过流片.测试结果表明,在单电源3.3 V电压下,运放的直流增益为65.5 dB,单位增益带宽积达350 MHz以及±2.7 V的输出摆幅.     

Modeling and nonlinear analysis of 14 bit 100MS/s pipelined ADC

In this paper,detailed models of 14-bit 100 MS/s pipelined analog-to-digital converter( ADC)are presented. In order to help design of ADC system,blocks for pipelined ADC and disturbance sources are carefully analyzed. Critical parameters,such as capacitor mismatch,clock jitter are proposed and simulated. The pipelined ADC system is divided into five parts,clock generator,sample and hold( S/H) circuit,multiplying digital-to-analog converters( MDAC),backend,and digital correction. These blocks introduce several interferences,which attenuate performance of pipelined ADC severely. Modeling and simulations of these disturbance sources are presented particularly. A new model of S/H is introduced. Results derived from simulations can supervise design and optimization of the ADC system.     

一个用于流水线模数转换器的高精度、低功耗采样保持电路

介绍了一个用于高精度模数转换器,采用 0.25μm CMOS工艺的高性能采样保持电路。该采样保持电路的采样频率为 20MHz,允许最大采样信号频率为 10MHz,在电源电压为 2.5V 的情况下,采样信号全差分幅度为 2V。通过采用全差分flip-around结构,而非传统的电荷传输构架,因而在同等精度下,大大降低了功耗。为了提高信噪比,采用自举开关。Hspice仿真结构显示：在输入信号为 5MHz 的情况下,无杂散动态范围（SFDR）为 92.4dB. 该电路将被用于一个14位 20MHz 流水线模数转换器。     

低耗能流水线模数转换器的运算放大器设计与仿真

基于0.13,μm工艺,设计一个用于1.2,V低电压电源的10比特83MSPS流水线模数转换器的两级运算放大器.该放大器采用折叠共源共栅为第一级输入级结构,共源为第二级输出结构.详细介绍了运算放大器的设计思路、指标确定方法及调试中遇到的问题和解决方法.模拟结果显示:该运算放大器开环直流增益可达79.25,dB,在负载电容为2,pF时的单位增益频率达到838 MHz,在1.2,V低电压下输出摆幅满足设计要求,高达1 V,满足了10比特低电压高速度高精度模数转换器的要求.     

一种提高共模反馈稳定性的新方法

介绍了一种用于提高共模反馈稳定性的新方法,该方法简单易行,大大降低了共模反馈的设计难度.详细介绍了该方法的原理,并用实际的仿真结果证明了该方法的正确性.     

一种实现末位校正的Pipelined ADC设计

设计了一个基于CSMC 0.5um 2P3M CMOS工艺的Pipelined ADC 。改进了末位量化的算法,通过对最低位的输出进行校正来消除误码,提高转换的精度。并优化设计了全电路的OTA模块,在增加一级单元的情况下,控制功耗为75mW。在3.3V电压供电的情况下,可以处理2V范围的输入电压,无杂散动态范围（SFDR）达到67.1dB。     

一种改进的流水线模数转换器结构

在分析传统每级1．5位流水线模数转换器的基础上,提出了一种改进结构,该结构完全解决了传统结构因为最后一级的量化电平失调造成的非单调性问题,仿真结果表明改进后的10比特模数转换器在实际情况下的有效位数（ENOB）最大约有0．83bit的提高,且电路的功耗和面积增加量相对较小．     

Dual-Mode Low Power Pipelined ADC with Pre-charged Switched Operational Amplifier

This paper describes a 12-bit 40-MS/s and 8-bit 80-MS/s dual-mode low power pipelined analog-to-digital converter (ADC). An improved multiplying digital-to-analog converter is used to provide the dual-mode operation. A pre-charged fast power-on switched operational amplifier is used to reduce the power consumption of the pipelined ADC to 28.98 mW/32.74 mW at 40 MHz/80 MHz sampling rates. The ADC was designed in a 1.8-V 1P6M 0.18-μm CMOS process. Simulations indicate that the ADC exhibits a spurious free dynamic range of 90.24 dB/58.33 dB and signal-to-noise-and-distortion ratio of 73.81 dB/47.85 dB at 40 MHz/80 MHz sampling frequencies for a 19-MHz input sinusoidal signal.     

用于单片集成真空传感器的SAR型ADC设计

设计了一款适用于单芯片集成真空传感器的10位SAR型A/D转换器.轨至轨比较器通过并联两个互补的子比较器实现.信号采样时,比较器进行失调消除,提高电路的转换精度.电路采用0.5μm2P3M标准CMOS工艺制作.系统时钟频率为20MHz,输入电压范围为0～3V.在1.25MS/s采样率和4.6kHz信号输入频率下,电路的信噪比为56.4dB,无杂散动态范围为69.2dB.芯片面积为2mm2.3V电源电压供电时,功耗为3.1mW.其性能已达到高线性度和低功耗的设计要求.     

用于红外焦平面读出电路的增量/循环混合型模数转换器

为红外焦平面阵列读出电路设计了一个列并行的混合型模数转换器, 转换过程分为两级: 增量型转换器和循环型转换器, 兼顾精度和转换速度的要求。电路在0.35 μm XFAB工艺下设计, 模拟电源为5 V, 数字电源为3.3 V。此转换器可以转换0~3.2 V的电压, 输出数字信号为14 bit, 时钟频率5 MHz时转换周期为27.6 μs。