采样-保持电路中的一种增益误差自校正方法

提出一种用于流水线模数转换器(ADC)中的模拟增益误差自校正电路．该电路由一个可编程电容阵列、一个比较器和一小块数字电路组成，通过对第一级采样一保持电路的增益进行校正，使它的增益误差达到12bit转换精度的要求。仿真结果表明，整个流水线ADC的有效量化位数从原来的9．95bit提高到11bit。     

基于流水光总线阵列的快速数值计算并行算法

介绍基于流水光总线的可重构线性阵列系统(LARPBS)模型及其快速数值计算并行算法，使人们更加了解光总线并行计算模型及其优越性，为今后进一步研究光总线并行计算模型及其并行算法提供帮助。     

基于FPGA快速二维DCT图像编码结构

本文提出了一种二维DCT快速算法的FPGA实现结构,采用行列分解算法将二维DCT分解成两个一维DCT和一个转置缓冲器组成的结构,其中一维DCT借鉴Arai DCT算法,并采取了FPGA特有的并行的流水线技术,该结构极大减少了加法器和乘法器的数量,节省了计算时间。该结构的特点是高数据吞吐率、硬件资源消耗少,功耗低。实验结果证明了二维DCT核设计的正确性,适合图像的实时处理。     

一种改进的流水线模数转换器结构

在分析传统每级1．5位流水线模数转换器的基础上,提出了一种改进结构,该结构完全解决了传统结构因为最后一级的量化电平失调造成的非单调性问题,仿真结果表明改进后的10比特模数转换器在实际情况下的有效位数（ENOB）最大约有0．83bit的提高,且电路的功耗和面积增加量相对较小．     

10-bit 100-Ms/s视频模拟前端IP核的设计

设计了一个10 bit,100 Ms/s视频模拟前端IP核,并用台积电(TSMC)0.18μm 1.8/3.3 V互补金属氧化物半导体(CMOS)纯数字工艺进行了仿真.电路中模拟部分采用3.3 V电源电压,仿真结果显示当输入信号为18 MHz,信号幅度为满幅(单端1 V,差分2 V)时,输出信号信号-噪声-失真比(SNDR)为60 dB.整个电路的功耗为73 mA,版图面积为2 mm×2.5 mm.     

一种用于高速A/D转换器的全差分、低功耗CMOS运算跨导放大器(OTA)

介绍一种全差分、低功耗CMOS运算跨导放大器（OTA）。这种放大器用于10位分辨率、30MHz采样频率的流水线式A／D转换器的采样－保持和级间减法－增益电路中。该放大器由一个折叠－级联OTA和一个共源输出增益级构成,并采用了改进的密勒补偿,以期达到最大的带宽和足够的相位裕度。经过精心设计,该放大器在0．35μmCOMS工艺中带宽为590MHz,开环增益为90dB,功耗为15mW,满足高速A／D转换器要求的所有性能指标。     

基于FPGA的实时PFFT处理器的高效实现

摘要：
提出了一种在现场可编程门陈列（FPGA）器件上高效计算实时离散傅里叶变换（DFT）的处理器.该处理器采用实时质因子傅里叶变换（PFFT）算法实现,应用级联流水架构来获得实时处理能力;利用基于查找表（LUT）的分布式算法来获得与FPGA器件基本逻辑单元适配的特性;利用质数点DFT的循环卷积特性来显著降低LUT的规模.根据该方法,设计了一个16位、1 105点的实时PFFT处理器,并在Xilinx Virtex5 FPGA平台上进行了实现验证.结果表明,该处理器达到了比现有1 024点快速傅里叶变换（FFT）更少的资源占用和更高的资源利用效率.
关键词：

中图分类号： 文献标志码： A     

RAID在线数据重建方法仿真器设计

在磁盘系统仿真器DiskSim的基础上,提出了一种独立冗余磁盘阵列在线数据重建方法仿真器的设计方案和实现机制.该仿真器以事件驱动的方式与主磁盘系统仿真器进行信息交互,并支持对2种常用的磁盘阵列重建方法(流水重建方法和面向磁盘的重建方法)的功能和性能仿真.仿真结果证明了磁盘阵列在线数据重建方法仿真器的有效性.     

网格中流水式计算的一种任务指派算法

为取得网格中流水式计算的高吞吐率,提出一种任务指派算法X max min.在一个流水线中,任务彼此是并行的,且每个任务本身是可并行化的.当多个任务被指派到同一个并行系统时,通过最小化任务计算成本的最大值确定每个任务分得处理机的个数.任务用于收发数据集的通信成本依赖其他任务的指派,故当相关任务的指派未完成时,需要在任务通信成本中引入均值估计.任务响应时间是计算成本和通信成本之和,它是任务指派的函数.用max min算法确定任务指派,可有效降低任务响应时间的最大值,从而使流水线的吞吐率得到提高.仿真实验表明,X max min算法使流水线取得的吞吐率与复杂的Taura算法相当.     

一种高性能FFT蝶形运算单元的设计

基于TSMC 0.18 μm CMOS工艺标准单元库,设计了一种高性能快速傅立叶变换蝶形运算单元.蝶形运算是快速傅立叶变换的核心,单元采用时间抽取的快速傅立叶变换基2算法、并行全流水结构,对IEEE 754单精度浮点数构成的复数进行处理,并可在同一个快速傅立叶变换处理器中并行扩展使用.逻辑综合与版图综合后的报告显示单元的核面积为1.96 mm2.仿真结果表明,单元能够稳定运行在200 MHz时钟下,输出数据误差小,使用一个该单元的快速傅立叶变换处理器完成1 024点数据运算需时27.6 μs,其速度、精度及面积完全达到了设计指标.