基于BIST的板级数模混合电路的可测性研究

本文通过对电路板可测性设计技术的广泛研究，提出基于板级BIST技术的可测性设计方法，在此基础上设计和研制了具有可测性的板级数模混合电路验证样机。该样机采用分块监测，逐级诊断的故障诊断策略，采用模块和元件两级故障定位方法，验证平台的测试实验表明分级监测的可行性，指明了可测性设计和内建自测试技术的研究新思路。     

分支结构电路的可测性设计优化

在硬件设计的初期可以对硬件测试中条件分支结构引起的测试向量冗余问题加以解决.以ALU为例,提出了两种分支结构电路的可测性优化设计,通过调整分支电路的选择条件来控制测试向量的施加,在保证错误覆盖率的同时可以明显减少不必要的测试向量.     

在板自测试技术及其实现

电子系统的复杂性和某些应用领域的特殊性，需要系统具有自我检测的功能。本文论述了系统自检的技术原理和实现方案，结合雷达显示系统给出了一个具体的例子。最后讨论了一种利用并行口产生测试信号的方法，并给出示范的子程序。     

一种基于测试数据两维压缩的BIST新方案

为压缩内建自测试(BIST)期间所需测试数据存储容量,提出了一种新的基于测试数据两维压缩的BIST方案。建议方案首先使用多扫描链相容及重排的方法对测试集进行宽度压缩,然后使用折叠计数器方案进行长度压缩,该建议方案的结构与标准的扫描设计是相容的;试验结果表明,与其他BIST方案相比,建议方案的测试数据存储容量和测试时间都大量减少。     

定点DSP芯片的一种BIST结构设计与实现

在内建自测试的基本原理上实现了一种有效地适用于16位定点DSP的BIST设计方案,包括内部逻辑的BIST设计和Memory的BIST设计;通过与IEEE 1149.1兼容的边界扫描技术来对BIST实现控制,并提供电路板级的测试.测试结果证明,该设计的故障覆盖率达到了98%以上,确保了DSP芯片的品质.     

一种新的基于输入相容的低功耗内建自测试架构

为了降低测试成本,提出了一种降低平均异动次数的低功耗内建自测试架构,以降低单位时间异动的次数.同时应用输入相容的原理来减小测试长度,结果表明所用方法是有效的.     

Ethernet controller SoC design and its low-power DFT considerations

In this paper, an Ethernet controller SoC solution and its low power design for testability (DFT) for information appliances are presented. On a single chip, an enhanced one-cycle 8-bit micro controller unit (MCU), media access control (MAC) circuit and embedded memories such as static random access memory (SRAM), read only memory (ROM) and flash are all integrated together. In order to achieve high fault coverage, at the same time with low test power, different DFT techniques are adopted for different circuits: the scan circuit that reduces switching activity is implemented for digital logic circuits; BIST-based method is employed for the on-chip SRAM and ROM. According to the fault-modeling of embedded flash, we resort to a March-like method for flash built in self test (BIST). By all means above, the result shows that the fault coverage may reach 97%, and the SoC chip is implemented successfully by using 0.25 μm two-poly four-metal mixed signal complementary metal oxide semiconductor (CMOS) technology, the die area is 4.8×4.6 mm2. Test results show that the maximum throughput of Ethernet packets may reach 7 Mb · s⁻¹. Biography: ZHENG Zhaoxia (1975–), female,Ph.D. candidate, Lecturer, research direction: system one chip (SOC) integrated circuits design.     

基于March C+算法的Memory BIST设计与实现

随着信息技术的发展,设计越来越复杂,嵌入式存储器在SoC芯片面积中所占的比例越来越大,由于本身单元密度很高,嵌入式存储器容易造成硅片缺陷,降低了芯片的成品率．针对投影仪梯形校正项目嵌入的存储器模块存在的故障等问题,讨论了基于MarchC＋算法的BIST的设计与实现,并对BIST进行改进,完成对存储器故障的检测和定位,整个测试故障覆盖率接近100％、测试时间为35．546ms．     

一种基于结构和可测性分析的BIST部分扫描算法

提出了一种在内建自测试(BIST)中进行部分扫描的算法,此算法综合了电路的结构分析和可测性分析.文中对其原理和实现分别进行了详细的叙述,最后运用此算法对ISCAS89 benchmark电路进行计算,修改其结构后进行故障模拟,并将实验结果与全扫描结构和仅考虑结构因素的部分扫描结构进行了比较,最后得出结论.     

全数字的模数转换器内建自测试方案

提出了一种针对片上模数转换器进行内建自测试的方法.利用斜坡信号作为测试激励,测试电路可以通过对转换器的低位进行测试来获取增益误差、失调误差以及微分非线性和积分非线性误差.该方法测试结构简单,并具有较高的测试速度.