量子系统自测试研究

量子系统自测试研究如何利用量子系统本身来测试其可信性,即根据量子设备的经典输入输出之间的统计关系来确认设备中所制备的量子态和所执行的量子测量.在经典世界中,要实现这种"设备自己测试自己"的目标并不可行,但量子力学中的非局域性却使这种自测试成为可能.量子系统自测试是设备无关量子密码协议的理论基础.综述了量子系统自测试领域的研究进展.具体来说,首先详细介绍了由两粒子最大纠缠态(即单态)及相应量子测量所构成的两方量子系统的自测试,包括测试1对量子态的CHSH方案、Mayers-Yao方案、(2,2,2,2)通用方案、(N,N,2,2)链式Bell方案,和测试2对量子态的双CHSH方案、魔方方案等.在此基础上,简要介绍了两方部分纠缠态及多方量子系统的自测试方案.最后对量子系统自测试未来的发展进行了展望.     

基于BIST的板级数模混合电路的可测性研究

本文通过对电路板可测性设计技术的广泛研究，提出基于板级BIST技术的可测性设计方法，在此基础上设计和研制了具有可测性的板级数模混合电路验证样机。该样机采用分块监测，逐级诊断的故障诊断策略，采用模块和元件两级故障定位方法，验证平台的测试实验表明分级监测的可行性，指明了可测性设计和内建自测试技术的研究新思路。     

纤锌矿结构的GaAlN/GaN量子阱中电子激发态极化的压力效应

研究了GaN／GaAlN量子阱内电子的激发态极化（EESP）的压力效应，计算中考虑了纤锌矿结构材料的晶格常数、形变势的各向异性。以及内建电场（IEF）的作用．结果表明：电子势垒高度随压力下降；电子基态有效质量随压力下降而电子的第一激发态有效质量随压力上升；EESP强度随压力缓慢上升；电子极化的偶极矩随Al浓度非线性下降．一般情况下，EESP对IEF的影响可忽略，但当掺杂浓度n足够大（n〉10^19／cm^3）时，EESP可屏蔽IEF．     

GaAlN/GaN量子阱中电子的激发态极化

考虑了纤锌矿结构材料的各向异性造成的内建电场的作用，计算了GaN／GaAlN量子阱内电子的激发态极化．结果表明．电子偶极矩改变随Al浓度的增加非线性减小．一般情况下激发态极化产生的电场强度远小于内建电场．可忽略不记，但当n取较大值(10^19／cm^3以上)时，即材料被重掺杂时，激发态极化产生的电场强度对内建电场的影响不能忽略．     

分支结构电路的可测性设计优化

在硬件设计的初期可以对硬件测试中条件分支结构引起的测试向量冗余问题加以解决.以ALU为例,提出了两种分支结构电路的可测性优化设计,通过调整分支电路的选择条件来控制测试向量的施加,在保证错误覆盖率的同时可以明显减少不必要的测试向量.     

基于软件内建自测试的模板和基准程序设计

论述了软件内建自测试项目中“模板”模块的设计方法，利用硬件测试中所使用的基准电路的思想，研究并开发了一种基准程序，使用这种基准程序，可以较为方便地对所生成的测试用例进行测试，最后给出了一个基准程序实例。     

SRAM的一种可测性设计

用ETCO算法对SRAM进行了内建自测试设计．首先说明了设计的原理，进而对电路中所用的各个单元电路进行了设计，主要包括地址计数器、数据计数器和BIST控制器等．设计出的电路可针对具体的故障模型设置相应的测试长度，从而获得预期的故障覆盖率．测试时不需存储正确响应，并可通过一个响应标志位表示检测的结果．可测性部分对电路硬件的开销较小，所设计的电路在工作站上已成功通过仿真，此电路可广泛应用于嵌入式SRAM，以降低电路的测试难度．     

逻辑内建自测试双重过滤测试点选取策略

为有效改善逻辑内建自测试(logic built-in self-test,LBIST)因使用伪随机向量发生器生成测试图形,而导致相关应用芯片故障覆盖率指标较低的问题,便于控制、较易调整的测试点插入(test point insertion,TPI)技术被广泛应用。然而,在TPI的测试点选取过程中通常基于"故障覆盖率优先"准则,进而使部分测试点面积开销过高。针对此问题,通过对现有主流选取策略的分析,提出一种应用于LBIST的双重过滤测试点选取策略。该策略首先通过预过滤,获得高故障覆盖率/低面积开销的单一测试点集,以保障TPI整体质量;其次,通过全局测试点滤取,滤除故障覆盖高度重合的单一测试点,完成符合边界条件的TPI。实验表明,该策略与目前较新颖的紧凑型单元感知测试点选取策略相比,故障覆盖率提升4.15%,减少测试面积开销5.72%,充分证明该策略在提高故障覆盖率和减小测试面积上的优势。     

基于复用测试逻辑方法的集成电路硅调试设计方案

提出了一种集成电路芯片的硅调试设计方案.采用具有短链扫描结构的扫描链复用方法,以提高对芯片触发器类信息的读写速度,为存储器内建自测试（MBIST）控制器增加异步通信调试接口,以提高静态存储器类信息的访问速度,同时,简化了MBIST控制器的物理设计难度.结果表明,所提出的硅调试设计方法可以降低硬件资源的消耗,使得调试软件设计的难度和复杂度显著降低,并使得硅调试的相关操作更加简便.     

集成电路测试数据减少技术综述

通过减少测试数据来减少测试成本是集成电路测试领域的热点之一。文章综述了测试数据减少技术,分析了每一种技术的优缺点,指出了该技术的发展需求和方向。