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1.
针对软件实时操作系统的开销给嵌入式系统带来性能退化的问题,提出了基于FPGA的硬件实时操作系统的方案,设计了一个硬件信号量管理模块并用Verilog HDL硬件描述语言进行描述。仿真结果验证了这一设计的正确性,且其创建、请求和发送信号量操作的执行速度比μC/OS-Ⅱ中信号量管理部分明显提高。 相似文献
2.
文章对卡尔曼滤波器的算法的5个递推方程进行了详细的介绍,并采用Verilog HDL硬件描述语言对卡尔曼滤波器的算法进行了仿真研究.通过仿真分析,结果表明卡尔曼滤波器的系统过程噪声、测量噪声、系统阶数(递归次数)等因素对滤波结果有影响。 相似文献
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Verilog RTL模型 总被引:1,自引:1,他引:1
沈理 《同济大学学报(自然科学版)》2002,30(10):1194-1198
VLSI集成电路芯片测试技术正在向高层次测试推进,针对Verilog硬件描述语言,提出了一种在寄存器传输级(register transfer level,RTL)上的电路模型VRM,该模型着重于实际应用,可输出文本格式文件,便于开发实用的RTL级故障模拟和RTL级测试生成等软件。基于该模型。还实现了一个简单的RTL逻辑模拟程序以验证VRM模型的可行性。 相似文献
5.
基于VerilogHDL的流水线的设计方法及应用 总被引:1,自引:1,他引:1
采用流水线式方法设计通讯系统,可提高系统的工作速度。通过实例给出了流水线式设计方法的应用方法,验证了该方法是可行的。 相似文献
6.
所谓逻辑综合就是将较高抽象层次的描述自动转换到较低层次描述的一种方法。由于Verilog HDL(Verilog Hardware Description Language)本身的特点,许多面向仿真的语句虽符合语法规则却是不能综合的,这在设计中必须加以避免。同时讨论了如何写出Verilog HDL可综合风格的RTL(Register Transfer Level)级语言描述的程序。 相似文献
7.
通过对基于VerilogHDL的DDS相位累加器的传统设计方法的对比分析,提出了应用流水线技术加法器与寄存器结合在一起进行相位累加器设计的方案,该方案既具有提高速度又具有节约资源的优点,并且以一个八位相位累加器为例,给出了实验仿真结果。 相似文献
8.
为满足无线网络通讯的数据安全要求,提出了用现场可编程门阵列(FPGA)实现DES加解密的方案,分别以减少器件面积和增加运算速度为目标来加以实现,并对这两种实现方法进行了比较。 相似文献
9.
循环冗余校验算法分析和实现 总被引:3,自引:0,他引:3
在网络中传输报文时,噪声干扰或传输中断等因素往往使接收端收到的报文出现错码。为了及时可靠地把报文传输给对方并有效地检测错误,需要采用差错控制。循环冗余校验CRC(Cyclic Redundancy Check)是由分组线性码分支而来,其主要应用是二元码组。循环冗余校验CRC编码简单且误判概率很低,在通信系统中得到了广泛的应用。文中详细介绍了循环冗余校验CRC的差错控制原理及其实现方法。 相似文献
10.
文章主要介绍了一种基于可编程逻辑器件FPGA,用Verilog硬件描述语言作为平台,实现视频传输标准VGA显示字符或图片的方法。利用软件平台实现VGA的显示,则可以根据实际需要,灵活地改变显示内容。 相似文献