FPGA动态可重构数字电路容错系统的研究

在介绍ＦＰＧＡ动态可重构技术原理的基础上，探讨了该技术在数字电路容错系统中的应用方法和构成，并针对某心脏 搏器电路系统，采用ＦＰＧＡ动态可重构方法进行了系统的容错设计与实验。结果表明，ＦＰＧＡ动态可重构容错系统作为数字电路容错系统设计的新方法，和传统的容错系统相比，不仅大大节省硬件资源的开销，且自适应能力强，可靠性。  

FPGA实现流水线结构的FFT处理器

针对高速实时信号处理的要求,介绍了用现场可编程逻辑阵列(FPGA)实现的一种流水线结构的FFT处理器方案.该FFT处理器能够对信号进行实时频谱分析,最高工作频率达到75 MHz.通过对采样数据进行加窗处理来减少了频谱泄漏产生的误差.为了提高FFT工作频率和节省FPGA资源,采用了由1 024点复数FFT计算2048点实数FFT的算法.此外还介绍了一种计算复数模值的近似算法.  

基于FPGA的神经网络硬件实现方法

提出了一种可以灵活适应不同的工程应用中神经网络在规模、拓扑结构、传递函数和学习算法上的变化,并能及时根据市场需求快速建立原型的神经网络硬件可重构实现方法.对神经网络的可重构特征进行了分析,提出了三种主要的可重构单元;研究了可重构的脉动体系结构及BP网络到该结构映射算法;探讨了具体实现的相关问题.结果表明,这种方法不仅灵活性强,其实现的硬件也有较高的性价比,使用一片FPGA中的22个乘法器工作于100 MHz时,学习速度可达432 MCUPS.  

基于DSP和FPGA的模块化实时图像处理系统设计

研究了一种基于ADSP21060和FPGA的非致冷红外成像与智能跟踪的模块化高速实时红外图像处理系统，分析了该系统中接口板、DSP板和显示板之间的系统工作原理和信号流向．通过在此系统上运行实时红外图像的目标检测、智能跟踪等算法，试验表明：通过监视器观察目标跟踪效果明显，已经达到系统设计要求．系统动态可重构、模块化、可扩展，并且实时性好、计算效率高、工作稳定可靠。  

基于FPGA的DDS信号源设计与实现

利用DDS和FPGA技术设计一种信号发生器.介绍了该信号发生器的工作原理、设计思路及实现方法.在FPGA器件上实现了基于DDS技术的信号源,并可通过键盘控制其输出波形的各种参数,频率可控范围为100 Hz～10 MHz,频率调节步进为100 Hz,频率转换时间为25 ns.  

用VHDL语言在CPLD/FPGA上实现浮点运算

介绍了用VHDL语言在硬件芯片上实现浮点加／减法、浮点乘法运算的方法，并以Altera公司的FLEX10K系列产品为硬件平台，以Maxplus Ⅱ为软件工具，实现了6点实序列浮点加／减法运算和浮点乘法运算。  

基于DA算法的FIR滤波器硬件实现

高速FIR滤波器是数字接收机中中频处理的关键组成部分，传统的基于通用DSP的实现方法往往满足不了要求，而基于FPGA的硬件设计在速度上有很大的优势。因此，研究了采用DA算法的FIR硬件设计，分析了如何在逻辑资源占用和处理速度上进一步提高性能，并以16抽头8 bits FIR滤波器为例在XCS05的FPGA芯片中进行了实现。  

基于FPGA的FIR滤波器设计方法的研究

介绍了应用流水线技术、分布式算法对FIR滤波器在FPGA硬件实现上的优化设计，并以Altera公司的DSP Builder为例，详迷了采用新一代DsP辅助设计工具，将MATLAB的Simulink环境和FPGA开发工具组合在一起，进行DSP设计的通用流程。  

消除CPLD／FPGA器件设计中的毛刺

复杂可编程逻辑器件CPLD和现场可编程门列阵PFGA在现代数字系统设计中起着越来越重要的作用，但系统设计中出现的毛刺往往成为系统设计成功与否的障碍。本文介绍了CPLD／FPGA设计中毛刺产生的原因，详细分析了在EDA环境下对毛刺进行判断与定位的原理，论述了利用EDA工具消除毛刺的3种方法与具体实现。通过实例分析表明，借助于功能强大的EDA工具，不仅可以在设计中十分方便地发现毛刺，而且可以精确定位，进而寻找消除毛刺的最佳方法和进行结果的验证。  

AES算法介绍和硬件设计

Rijndael算法是美国21世纪先进加密标准(AES)．首先简要介绍AES算法的加解密流程，然后给出了一种利用FPGA进行设计的方法，对主要部分的设计结构进行了详细的说明，最后给出了具体的试验结果．这种设计占用的资源很少，适合于对速度要求不高的小规模应用．