基于VerilogHDL的分频器的优化设计

基于整数和小数分频的实现原理,提出了整数和小数分频器的算法和结构,采用Verilog硬件描述语言优化设计了偶数、非50%占空比和50%占空比的奇数、半整数分频器,重点对任意小数分频器进行了设计优化.用LDV5.1进行了仿真,用Synplify Pro进行了基于ALTERA公司FPGA的综合,证明了其可行性.     

一种新的基于FPGA的小数分频器的参数化设计

介绍了一种改进的基于FPGA小数分频器的分频原理及电路设计，采用了模块化和参数化的设计方法，利用半整数和整数双模代替原有的整数双模来综合实现小数分频器，由该方案设计的小数分频器。在硬件成本几乎没有增加的情况下，抖动、理论同步周期、最大误差性能方面都有所提高，因此可以广泛应用于数字电路的系统设计中。     

光电式智能心率检测仪

介绍利用光电转换原理，将人体的脉博跳动信号转换成脉冲电压，利用分频器将该脉冲电压进行四分频，再利用单片机89C2051将分频后的脉冲时间间隔进行精确的测量，最后还原成每分钟脉搏跳动数，并显示出来。     

半整数分频器的VHDL设计

介绍了VHDL语言的产生、特点和程序设计的基本语法结构 ,并以分频比为 2 .5的半整数分频器的设计为例 ,介绍了在MAX +plusⅡ 10 .0开发软件下 ,利用VHDL硬件描述语言设计数字逻辑电路的过程和方法     

一种应用于超高速ADC中6G/8GHz的高精度正交时钟产生电路

正交时钟被广泛地用在正交频分复用(OFDM)通信系统的时间交织模拟数字转换器(ADC)中.正交信号的相位偏差和时钟抖动对整个系统都有着重要的影响.针对时间交织ADC的应用需求,提出一种宽带的输出相位可调的正交注入锁定分频器,通过调节注入信号和耦合信号的能量来改善因器件失配和工艺偏差等造成的正交信号的相位误差.在此基础上设计了一个基于LC压控振荡器的电荷泵型锁相环.该锁相环采用TSMC65nm工艺设计,正交时钟的频率输出范围是5.8~6.5GHz和7.1~8.3GHz,正交相位的平均误差小于0.26°,满足系统设计的预设指标.     

一种通用分频器的设计与CPLD实现

提出了一种通用分频器的设计与采用CPLD实现的方法,该分频器有较强的通用性,使用方便,它只有一个控制信号即分频比,分频比大小没有限制、可调,无论分频比为奇数或者偶数时,其分频时钟都可实现均匀(即等占空比).给出了设计方案及其原理,提供了一个CPLD设计实例,使用了Verilog-HDL语言进行设计,并在MAX PLUS软件上进行了仿真,提供了仿真结果和占空比公式,仿真结果表明:这种分频器是可以实现的.     

基于FPGA的半整数分频器的设计

简要介绍了FPGA器件的特点和应用范围,并以分频比为7.5的半整数分频器的设计为例,介绍了在MAX＋plus Ⅱ开发软件下,利用VHDL硬件描述语言以及原理图的输入方式来设计数字逻辑电路的过程和方法。     

音箱分频器电流特性分析

传统的音箱分频器计算公式将扬声器作为纯电阻,得出了平坦的电压频率特性曲线,实际中广泛使用的电动式扬声器具有一定的电感,且为电流驱动器件,其输出声压与电民正比,为了得到符合实际的音箱声压频率特性,在考虑扬声器电感特性的前提下,分析了音箱分频顺的电流特性,得出了不平坦的频率特性曲线,并提出了进行频率补偿的措施。     

一种适用于RF频率合成器的CMOS高速双模前置分频器

该文采用改进的CMOS源耦合逻辑(SCL)结构,设计了32／33分频的高速、低功耗双模前置分频器．设计基于中芯国际0．25μm 1PSM CMOS工艺,利用Cadence Specie工具仿真．仿真结果表明,该双模前置分频器最高工作频率可达3．2GHz,在2．5GHz输入下,工作电压为2．5V时,功耗只有4．7mA．