| 基于VerilogHDL的分频器的优化设计 |
| |
| 引用本文： | 张奇惠,武超,王二萍,蒋俊华,张伟风.基于VerilogHDL的分频器的优化设计[J].河南大学学报(自然科学版),2007,37(4):343-346. |
| |
| 作者姓名： | 张奇惠 武超 王二萍 蒋俊华 张伟风 |
| |
| 作者单位： | 河南大学,物理与电子学院,微系统物理研究所,河南,开封,475001 |
| |
| 基金项目： | 河南省高等学校创新人才培养工程项目 |
| |
| 摘 要： | 基于整数和小数分频的实现原理,提出了整数和小数分频器的算法和结构,采用Verilog硬件描述语言优化设计了偶数、非50%占空比和50%占空比的奇数、半整数分频器,重点对任意小数分频器进行了设计优化.用LDV5.1进行了仿真,用Synplify Pro进行了基于ALTERA公司FPGA的综合,证明了其可行性.
|
| 关 键 词： | 分频器 VerilogHDL 优化 FPGA |
| 文章编号： | 1003-4978（2007）04-0343-04 |
| 修稿时间： | 2006-09-16 |
Optimization Design of Frequency Dividers Based on VerilogHDL |
| |
| ZHANG Qi-hui,WU Chao,WANG Er-ping,JIANG Jun-hua,ZHANG Wei-feng.Optimization Design of Frequency Dividers Based on VerilogHDL[J].Journal of Henan University(Natural Science),2007,37(4):343-346. |
| |
| Authors: | ZHANG Qi-hui WU Chao WANG Er-ping JIANG Jun-hua ZHANG Wei-feng |
| |
| Institution: | Institute of Microsystem Physics, School of Physics and Electronics, Henan University, Kaifeng 475001, China |
| |
| Abstract: | This paper presents the algorithm,structure and Verilog implementation of integer and decimal frequency dividers,including types of even integer,odd integer with duty cycle 50% and not exactly 50%,N-0.5 and random decimal.Based on the FPGA device of ALTERA,they are simulated with LDV5.1,and synthsized with Synplify Pro. |
| |
| Keywords: | frequency divider Verilog HDL optimization FPGA |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ |
|
