小数分频技术及其实现

给出了一种小数分频技术的实现方法，并在实验的基础上进一步证实了小数分频的可行性。该法通过微机控制，分辨率可达１Ｈｚ。     

一种改进的程序分频器

对铷频标中的频率合成器内的程序分频器进行了设计，并介绍了改进后的程序分频器。实验结果表明，该程序分频器用于铷频标的频综器中性能指标满足要求。     

基于CPLD半整数分频器的设计

本设计是应用CPLD器件的特点和应用范围,利用VHDL硬件描述语言以及原理图的输入方式设计出占空比可调的半整数分频器,从而满足根据更改N值来实现不同分频系数分频器的设计要求。     

0.18μm CMOS高集成度可编程分频器的设计

采用标准0.18 μm CMOS工艺,提出了一种高集成度可编程分频器.该电路所采用技术的新颖之处在于：基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑.仿真结果表明,在1.8V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW.     

基于PC机的数字程控分频器卡的研究与设计

本文以微型计算机为基础，提出了基于ＰＣ机的数字程控分频器卡的设计思想，阐述了硬件、软件设计的具体方法，应用这一思想和方法设计并实现了基于ＰＣ机的数字程控分频器卡。     

MB1504集成锁相频率合成器

介绍了一种片内带有520MHz高速双模前置分频器的集成锁相频率合成器芯片MB1504系列的应用方法和构成频率合成器的设计原理，以及如何实现满足要求的低相位噪声、低功耗、高可靠性的频率综合器．     

分频器中的上位噪声及抑制方法

重点论述了分频器新增相位噪声和分频器内部噪声源对分频器输出相位的影响。认为在实际的分频器设计中，可以利用门电路把输入脉冲选出，以消除分频器各级的影响，还以利用锁相环电路徕抑制分频器的相位噪声。这两种方法的实验结果表明，对分频器的相位噪声有明显的抑制作用。     

锁相环时域抖动的分析与仿真

分析造成锁相环时域抖动的原因的基础上,提出了一种时域抖动的仿真方法,用于确定锁相环的输出短期抖动和经过分频器后的长期抖动.     

基于FPGA的∑-△小数分频器实现

针对利用小数分频锁相环实现低相位噪声、高频谱纯度合成信号源的应用场合,提出了一种应用现场可编程逻辑阵列(FPGA)实现Sigma-Delta小数分频的方法。该方法利用现场可编程逻辑阵列的灵活性和常规小数分频器分频特点,在分析Sigma-Delta小数分频器调制原理和功率谱数学模型的基础上,实现了Sigma-Delta小数分频器。给出了实现方案的原理图和试验结果,通过硬件验证该方法的有效性。     

LC二分频器与电子分频器的性能比较

对模拟音频电子电路的两种不同分频方法进行了对比分析，阐述了两种分频技术的优劣之处，并着重介绍了电子分频器的性能及其分频技术的原理。