一种基于FPGA的高效FIR滤波器的设计与实现

该文在介绍有限冲激响应(FIR)数字滤波器理论及常见实现方法的基础上,提出了一种基于FPGA的高效实现方案.该方案采用对称结构、加法和移位代替乘法运算、优化的CSD编码、流水线和级联技术等方面对传统的设计方法进行了改进,并借助FPGA滤波器芯片和Quartus Ⅱ软件、Matlab软件对该方案进行了仿真验证.仿真实验结果表明:此种FIR滤波器的实现方法运算速度快、实时性好、节省硬件资源,其性能优于传统的FIR滤波器设计方法.     

基于CSD量化编码的FIR滤波器优化设计

目的 针对ADC设计中滤波器功耗过大,遗传算法收敛速度慢,以及遗传算法操作可能破坏CSD编码要求等问题,对FIR滤波器设计进行优化研究.方法 采用CSD(canonic signed digit)编码控制加法器数量,通过改进遗传算法交叉、变异等操作提升算法收敛速度,对FIR滤波器进行有限精度优化设计.结果 优化算法可在降低功耗的同时,可有效减小通带波纹.加快寻优速度.算法应用于级联滤波器设计,可使其通带纹波大部分抵消.结论 给出基于CSD编码的FIR滤波器优化设计方法,以及遗传算法收敛速度慢,交叉、变异破坏算法编码要求的简明处理方法.仿真结果表明优化算法是有效的.     

一种高速数字FIR滤波器的VLSI实现

文章实现了一种高速数字FIR滤波器.为满足FIR滤波器的速度要求,采用了一种基于"移位-加"的专用常数乘加器来实现常系数滤波器的乘加运算.该常数乘加器基于CSD编码技术,采用3-2压缩器,并以华莱士树为其基本结构,与传统的直接实现结构相比运算速度明显提高,与应用在通用乘法器的并行乘加器相比又具有较小的面积.该文所设计的FIR滤波器,已作为内插滤波器应用在一种高速D/A转换芯片中.     

基于DA算法的FIR滤波器硬件实现

高速FIR滤波器是数字接收机中中频处理的关键组成部分，传统的基于通用DSP的实现方法往往满足不了要求，而基于FPGA的硬件设计在速度上有很大的优势。因此，研究了采用DA算法的FIR硬件设计，分析了如何在逻辑资源占用和处理速度上进一步提高性能，并以16抽头8 bits FIR滤波器为例在XCS05的FPGA芯片中进行了实现。     

DA自适应数字滤波器在FPGA中实现的改进研究

在自适应滤波器的设计中，滤波阶数增加时，保持滤波器的吞吐量成为了设计的难点。文章根据最小均方（LMS）算法自适应FIR数字滤波器的基本原理，介绍了一种改进型分布式算法DA自适应FIR数字滤波器在FPGA中的设计方法。设计在QuartusⅡ中编译、仿真、综合后下载到Stratix FPGA中较好地解决了滤波器阶数增加与吞吐量之间的关系。     

一种可配置数字滤波器设计及其ASIC实现

针对一种行业专网用带宽可变频点可变无线射频芯片的需求,设计一种可配置数字滤波器系统结构。该结构通过CIC滤波器组减少系统中FIR滤波器的阶数和系数,并采用补偿滤波器和增益校正模块减小信号失真;带宽通道配置模块选取CIC滤波器组的抽取因子、FIR滤波器系数等参数,实现带宽可变、频点可变的功能。采用Global Foundry 0.18μm工艺进行ASIC设计,通过系统优化减少数字滤波器内部数据位宽,并采用CSD编码系数等面积优化方法,使版图面积减少30%。研究结果表明:所设计数字滤波器实现了5 kHz~2 MHz等带宽信号的选取,其通带波纹小于0.015 dB,阻带衰减大于55 dB,过渡带宽不大于通带宽度。     

用CPLD实现的FIR滤波器

介绍一种在系统可编程逻辑器件（CPLD）设计FIR滤波器的方案,该方案采用Lattice公司ispLSI CPLD芯片,并利用窗函数法实现线性FIR数字滤波器硬件电路的方法,从而提高了FIR数字滤波器的实时性,设计一个十阶低FIR滤波器,并通过软件程序进行仿真验证和硬件实测,结果表明,此电路工作正确可靠,实时性好,灵活性强,能满足设计要求。     

高速FIR滤波器设计与FPGA实现

文章主要研究了基于传统的乘累加(MAC)结构的FIR滤波器设计的2种方法,在此基础上研究了一种新的基于分布式算法(DA)的FIR滤波器设计的硬件结构,分析了DA算法结构较MAC结构的优点。最后设计了一个8阶8 bits的基于DA结构的FIR低通滤波器,并在Altera FPGA上进行硬件实现。     

CSD编码中共享子表达式统计特性的研究

针对线性DSP变换的无乘法器实现提出主要基于移位相加、CSD编码和共享子表达式的思想,高效的数字表示系统能够降低乘法模块的复杂度。根据CSD表示法和共享子表达式的概念,研究了10位CSD编码的统计规律,得出了5项共享子表达式消除法。通过有限冲击响应滤波器(FIR)的设计与实现验证了此方法比一般的方法能减少加法器个数的结论。     

利用DA算法实现大规模FIR滤波器

分布式算法是一种广泛地应用在可编程逻辑序列（FPCA）和ASIC设计中计算乘积和的算法。DA算法的处理速度仅与输入的位宽有关，对于大规模乘积和的运算，其计算速度有着明显的优势。当输入位宽过大时，可以将DA算法改进成并串结构以获得更快的处理速度。该文对在FPCA中利用DA算法实现大规模FIR滤波器，提出了具体的实现方案。     

一种FIR滤波器的TMS320F240的实现方案

有源冲激响应（FIR）数字滤波器是现代数字信号处理的一个重要方法,且在很多领域得到了广泛的应用.根据TMS320F240芯片的结构特点,充分利用片内RAM,对FIR滤波器运算的指令代码进行优化,提出了一种有效的FIR滤波器实现方案.为了提高程序的运行速度,本滤波器采取的方法是,把滤波器的系数以及每次要处理的输入采样数据全部存放至片内数据区,这样可获得程序的最佳运算速度.结果表明,此方法具有快速性和准确性,可以有效地抑制变频器的谐波.     

FMT系统中的滤波器组设计

研究了新型多载波传输技术——滤波多音频(FMT)的滤波器组调制技术，通过滤波器的多相分解得到FMT系统的高效实现方法；对滤波器组中原型滤波器提出了主要性能指标和设计方法，分析了在无线信道中利用该设计方法设计出的原型滤波器应用于FMT仃系统的性能．     

基于FPGA并行分布式算法的FIR滤波器的实现

采用FPGA实现FIR数字滤波器硬件电路的方案,基于只读存储器ROM查找表的并行分布式算法,设计文件采用Verilog HDL语言进行描述.该设计方案在MAX PlusⅡ上进行了实验仿真和时序分析.结果表明:它克服已有软件和硬件难以达到的对信号处理缺陷,既具有实时性,又兼顾了一定的灵活性,完全可以达到实际应用的要求.另外,对优化硬件资源利用率、提高运算速度等工程实际问题也进行了探讨.     

用改进的窗函数设计FIR数字滤波器

窗函数设计FIR数字滤波器已多年,近年来,用优化技术设计数字滤波器十分流行,论文提出了一种新方法对窗函数进行改进,这种窗函数不同于以往的Hann窗、Hamming窗、Blackman窗,它先将余弦序列线性组合为窗函数,然后根据FIR数字滤波器的特性对数字滤波器的幅度条件进行线性规划。并且给出了改进窗函数的算法。最后,用该方法设计出了FIR数字滤波器的仿真实例,并与用Hamming窗、Blackman窗方法设计的FIR滤波器进行对比,仿真结果表明用该方法设计的滤波器满足设计规格。     

直扩系统中匹配滤波器的FPGA实现及优化设计

数字匹配滤波器也称作数字相关器,文章介绍了数字匹配滤波器在FPGA上的实现方式,对于卫星通信等领域中要求的匹配长度较长而导致的器件消耗增大,讨论了资源优化的途径,并对比2种优化方式,给出了经改进后的逻辑复用的FIR结构;综合结果表明,该结构能有效地节省器件的消耗。     

无线电监测接收机中的DDC研究

提出了一种高效数字下变频器(DDC)实现方法. 基于4倍中频采样技术和多相抽取半带滤波结构改进的高效DDC实现结构,相当于仅使用了一个多相抽取半带滤波器实现了I,Q两路信号的输出,降低了运算复杂度,资源节省79%,功耗降低约60mW. 设计实例验证了该方法的正确性与高效性.     

基于DSP的FIR数字滤波器的实现

可编程DSP(digital signal processor)是一种能够快速进行数字信号处理的特殊微处理器,而数字滤波器是DSP的基本应用之一.通过介绍利用DSP技术,采用线性缓冲区和带移位双操作寻址的方法实现FIR滤波器的设计.目前所见文献,多数为滤波器的模型设计,所得结果只是在MATLAB等实验环境下模拟仿真完成,带有很大的局限性,而FIR数字滤波器可在TMS320C5402 DSK系统板上实现,保证了仿真和实现结果的一致性.     

基于CSD量化的数字滤波器的设计

数字滤波器在数字信号处理中占有举足轻重的地位。针对当前滤波器资源消耗大的问题，仔细研究了基于CSD（Canonic Signed-Digit)量化的滤波器设计方法，并对以往的CDS量化过程进行了改进，提出了一种降低滤波器运算量的改进方法，给出了设计基于CSD量化的滤波器的参考意见。仿真结果表明：改进后的算法对滤波器频率特性有一定改善，系统硬件实现时的存储资源也有所减少。