高容错(2,1,m)卷积码快速盲识别方法

针对现有的卷积码识别方法存在容错性不高,需已知编码参数且计算量大的问题,提出一种高容错的(2,1,m)卷积码快速盲识别方法。首先建立以(2,1,m)卷积码校验序列为解向量的含错校验方程组;然后基于校验方程系数的结构特性,循环利用校验序列的已知元素值递推估计其未知元素,在有误码条件下,进一步利用多个校验方程联合判决未知元素估计值,实现误码条件下校验序列的快速估计;最后基于卷积码自由距离特性及恒虚警准则检验校验序列估计值的正确性,并相应地识别出(2,1,m)卷积码生成多项式矩阵。在编码参数未知的情况下,根据校验序列估计值的检测结果,快速识别编码参数。仿真实验表明:该方法具有较高的容错性和较低的计算复杂度,无需先验已知编码参数;当误码率为0.08时,识别正确率能达到80%以上,而此时矩阵分析识别法已无法正确识别卷积码。     

张量积T+H-Bezoutian及其矩阵表示

介绍张量积T+H-Bezoutian和一个变换的定义,给出张量积T+H-Bezoutian的矩阵表示方法,讨论如何通过矩阵基本方程来确定矩阵生成函数的多项式,得到了一个阶为(n-2)m r×(n+2)m r的矩阵与矩阵基本方程有着密切的关系,最后对具有特殊形状的T+H矩阵的逆的生成函数的表达形式做了简单的描述.     

一种新型分组卷积码

针对固定长度报文的差错控制,设计了一种新型分组卷积码,它结合了分组码和卷积码的优点,具有高传输效率、低时延及高可靠性的特点。介绍了分组卷积码的基本思想,给出了分组卷积码的生成矩阵和校验矩阵,并通过编译码例子展示了分组卷积码的整个编码和译码过程;对传输效率及误码率性能进行了分析;通过计算机仿真,比较了分组卷积码和传统卷积码的误比特率。结果表明:与传统卷积码相比,分组卷积码具有更高的传输效率,而误比特率基本相同。     

基于有限域的LDPC卷积码构造算法

采用有限域方法研究获得具有快速编码特性的规则、时不变LDPC（Low-Density Parity-Check,低密度奇偶校验）卷积码的构造算法. 首先给出基于有限域GF(q)所构造的准循环(QC)LDPC码的基矩阵结构特性;然后提供了一种新的代数构造及其对应的修正的矩阵结构;最后,根据QC与LDPC卷积码之间的环同构关系,获得了具有快速编码特性的LDPC卷积码的多项式矩阵结构. 代数构造方法简化了整个构造过程. 而LDPC卷积码的快速编码特性减小了编码复杂度,简化了编码器结构. 用基于置信传播(BP)的译码算法在加性高斯白噪声(AWGN)信道上获得的仿真结果表明,与其他结构化LDPC卷积码相比,文中所构造的码具有更好的性能.     

若干交换算子不等式(英文)

本文中设Γ和■为m×n矩阵,A和B分别为m及n阶正规矩阵,利用矩阵特征值与奇异值性质,证明~如下不等式:σ||AI_(m×n)~(r)-I_(m×n)~(r)B||_F≤||AΓ-■B||_F.同时,推广了相关文献的结论 .     

自内射Nakayama代数的q-Cartan矩阵

证明了任意自内射的Nakayama代数A的q-Cartan矩阵C_A(q)相似于一个对角矩阵,而且C_A(q)的行列式为|C_A(q)|={(1-(qⁿ)^m)/(1-qⁿ),〓〓〓如果(n,m)=1;((1-q^［m,n］)^(m,n))/(1-qⁿ),如果(n,m)≠1,其中n为单模的个数,m为齐次关系理想I中最短路径的长度,(n,m)表示n与m的最大公因数,［n,m］表示n与m的最小公倍数。     

特征值与奇异值反问题

讨论了特征值和奇异值反问题,首先给出了n阶复矩阵存在的充分条件,该矩阵以n个给定的复数为特征值,m(m＜n)个非负数为奇异值.其次对以n个任意给定的负数为奇异值和以m(m≤n)个任意给定的复数为特征值的情形作了一些改进.     

用QR分解法求解完全模糊线性系统

为了研究系数矩阵是m×n模糊矩阵、右端向量是任意一个模糊向量的完全模糊线性系统(FFLS)的求解问题,利用结构元生成模糊数的限定运算方法,把对m×n的完全模糊线性系统的求解问题转换成求两个分明的线性系统解的问题,然后用QR分解法对这两个系统进行了求解,并给出了系统存在模糊解的充分必要条件。     

随机二部竞赛矩阵的不可约性和谱半径

讨论了随机二部竞赛矩阵的谱半径。记a=12,得到了如下结论:(1)设m≥n且lni→m∞m2an=0,则几乎所有的m×n二部竞赛矩阵都是不可约的。(2)设c1和c2是任意的正常数且1≤c1≤nm≤c2,则对任意的ε>0,几乎所有的m×n二部竞赛矩阵Mm,n的谱半径ρ(Mm,n)都满足a(1-ε)mn-1n≤ρ(Mm,n)≤a(1+ε)mn-1m。     

Fuzzy亚对称方阵的亚可实现问题及亚可实现条件

在 [0 ,1]格上讨论 :已知n×n阶Fuzzy矩阵B ,问是否存在Fuzzy矩阵A =(aij) n×m 使B =A AST,其中 ,AST =(aklST) m×n,aSTkl =an-l 1,m -k 1,k=1,2 ,… ,m ;l =1,2 ,… ,n , 为Fuzzy矩阵间的max min合成算子 .如果存在使B =A AST 成立的Fuzzy矩阵A ,则称B是亚可实现的 .进一步设w(B)=min{m｜A是n×m阶Fuzzy矩阵且使B =A AST} ,称w(B)为B的亚容度 .将证明存在使B =A AST 成立的Fuzzy矩阵A的充要条件是B =BST;进一步 ,w(B)≤ 2n2 - 1.     

交错(2,1,3)卷积码在移动图像通信系统中的性能及与交错BCH码的比较

提出了适合于卷积码的一种新的交错方案 .并在实现了卷积码的编码、Viterbi译码的基础上 ,对采取这种交错方案的 (2 ,1 ,3 )卷积码在移动图像通信系统中的抗干扰性能进行了计算机模拟 ,且与相同编码效率、相同交错时延的BCH(3 1 ,1 6,3 )码的结果做了比较 .计算机模拟结果表明 :采取合适交错方案的交错卷积码可明显改善图像质量 ,比交错BCH码更适合于移动衰落环境中图像的传输 ,是值得推荐的纠错抗干扰方案 .     

构造准循环LDPC码生成矩阵的块高斯消元法

为构造准循环LDPC码的生成矩阵,提出了块高斯消元的方法.该方法通过用多项式来表示QC-LDPC码中的循环扩展矩阵,大大地降低了需要计算矩阵逆阵的维数.当QC-LDPC码奇偶校验矩阵的循环扩展矩阵长度为质数时,给出了判别需要求逆矩阵是否存在的方法,并为多项式矩阵在进行块高斯消元过程中进一步加快搜索速度提供了途径.理论分析及仿真的结果均表明:提出的块高斯消元方法降低了为构造QC-LDPC码的生成矩阵时计算内存的需求,其计算复杂度也大大地低于通常的高斯消元方法.     

用MSP430实现(2,1,4)卷积码编码及Viterbi译码

介绍了一种利用TI公司的超低功耗单片机MSP430实现由(2,1,4)卷积码生成的最佳增信删余码(Punctured Codes)的编码与其Viterbi译码的技术.首先简要介绍了由(2,1,4)卷积码生成的最佳增信删余码的编码原理与解码方法,其本质上是为了降低码率和冗余信息而牺牲码的性能的一种做法.译码采用了Viterbi算法.本文的目标是尽量用较快的速度、较少的硬件资源达到用单片机来实现卷积码的编码与Viterbi译码.在本文中详细介绍他们的实现方法.     

利用对偶码的捕错译码

当g(r)是x~n+1的既约多项式,n为奇素数,g(x)是(n,(n+1)/2)循环码C的生成多项式,利用C的对偶码C′生成多项式(x+1)g(x)构造捕错译码器.该方法能提高原捕错译码器的纠错能力,可以识别C(x)中的码型(对偶码和非对偶码)。     

新型卷积码编码器结构与性能分析

综合了LDPC和卷积码的特征,给出了一种卷积码编码器结构的改进方法. 利用此方法可构造稀疏卷积码,进一步基于卷积码编码结构可实现高性能译码. 设计了基于MIMO系统平台的时变新型卷积码结构,并进行仿真分析. 结果表明,应用本文提出的卷积码编码器误码率在10-4时比传统卷积码编码器有2 dB的编码增益提高;同时提出的编码器结构还可实现传统卷积码无法实现的长约束并行编码,具有实现简单、译码延时小的优势.      

基于GPU的高吞吐量QC-LDPC码编码器实现

目前准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码快速编码普遍采用现场可编程逻辑门阵列(field programmable gate array,FPGA)、专有电路(application-specific integrated circuit,ASIC)等硬件方案,其通用性差,编码吞吐量不够高.对此,基于图形处理单元(graphics processing unit,GPU)平台提出了一种针对不同码型不同码率的QC-LDPC码通用的高吞吐量并行编码方案.根据QC-LDPC码校验矩阵的准循环结构,先引入其同样具有准循环结构的生成矩阵,再基于生成矩阵的准循环特性以及GPU的线程和内存结构,设计了一种能达到吉比特速率的编码方案.仿真结果表明,该编码器对测试的3个码长从几百到一万多比特的高码率QC-LDPC码均达到了10 Gbit/s的编码速率.其编码速度优于文中对比的QC-LDPC码GPU方案.在对802.11ac标准中的(1944,1620)QC-LDPC码编码时,吞吐量比(complementary metal oxide semiconductor,CMOS)编码器提高了1.9 Gbit/s.在对WIMAX标准中的4种码编码时,吞吐量是FPGA编码器的3.94～7.73倍.     

LDPC Decoder for CCSDS Code by Flipping Bits and Fetching Words

The well-known CCSDS(consultative committee for space data systems) LDPC(low density parity check) code for near-earth applications is discussed and used for a case study of Mc Eliece system. First, a data error is picked out with the CCSDS LDPC code. The problem with its generator matrix is illustrated and overcome by a shortened code with some middle code bits deleted. In correspondence, its parity check matrix is also revised with the new quasi-cyclic(QC)-LDPC code. Second, a fast decoding scheme for general QC-LDPC codes is proposed based on flipping bits and fetching words. Besides, a lightweight CCSDS LDPC code based Mc Eliece system can be set up with such codes. The repaired CCSDS LDPC code is supposed to be still useful for communications and storages, and the normalized decoding algorithm is also efficient for general QC-LDPC codes.     

关于由Paley矩阵构造的码

从n阶Paley矩阵S出发,可以构造一个码C,它含有码字0＝（0,0,…,0）,1＝（1,1,…,1）以及矩阵（S＋I＋J）／2和（－S＋I＋J）的全部行向量,其中n是奇素数的方幂,I和J分别是单位矩阵和全1矩阵,证明了当n＝1（mode4）时,C是（n,2(n 1),(n-1)/2)码;而当n=3(mod4)时,C是（n,2(n 1),(n-3)/2)码。