椭圆曲线密码ML算法电路实现的功耗攻击

针对有限域GF(2'163)上椭圆曲线密码(ECC)的ML算法电路.实现了一种简单有效的差分功耗分析(DPA)方法.该方法结合单密钥多数据攻击,按密钥比特对功耗轨迹分段差分运算.基于功耗仿真的实验结果表明:仅对单条功耗曲线进行差分分析就能够以极短的时间恢复出密钥比特,从而证明ECC的ML算法实现只具备抗时间攻击和抗简单功耗分析攻击效果,却不能对抗DPA攻击.     

基于SABL的抗DPA攻击可重构加法器设计

差分功耗分析(Differential Power Analysis,DPA)通过分析密码器件处理不同数据时的功耗差异来盗取密钥。运用具有功耗独立特性的灵敏放大型逻辑(Sense Amplifier Based Logic,SABL)设计密码器件可以有效防御DPA攻击。通过对SABL电路与传统加法器原理的研究,提出了一种能够抗DPA攻击的可重构加法器设计方案。首先,结合SABL电路特点得到具有抗DPA攻击性能的加法器电路;然后利用控制进位方式构成可重构加法器,支持4个8位数据或2个16位数据的加法运算。Spectre模拟验证表明,该加法器逻辑功能正确,与传统加法器相比功耗独立性能提升了97%,防御DPA攻击性能明显。     

针对AES加密设备的DPA功耗攻击平台设计

针对目前密码学界旁路攻击平台攻击效率低、通用性差、成本过高的问题,分析AES加密原理,设计了一种差分功耗攻击(DPA)平台.该平台使用XILINX公司的Spartan-6FPGA作为主控芯片,为加密设备提供时钟信号,解决了波形对齐的问题;在FPGA中例化MicroBlaze软核处理器,根据不同加密设备特点编写攻击代码,通用性较好.采取多种隔离措施,将噪声的干扰降到最低,大大提高了攻击效率.实验结果表明:在5min内成功破解了运行在C52和STM32上的AES加密算法.在保证攻击效率的前提下,DPA攻击平台的成本不到500元,并且保留有针对SIM卡和FPGA密码设备的攻击接口,作为下一步实验的硬件平台.     

一种用于DPA防御的电流平整电路设计

为提高密码芯片抵抗差分功耗分析(DPA)攻击的能力,提出了一种用于DPA防御的新型电流平整电路.电路设计基于0.18 μm CMOS工艺,包括电流检测和电流注入补偿2个模块,占用芯片面积9×103 μm2.仿真结果表明:该电路能够在较宽的频率范围内有效工作,可以将电源端的电流变化削减90％左右,增加了DPA攻击的难度;与算法级或逻辑级的DPA防御措施相比,该电路独立于密码算法,几乎不影响密码芯片原有设计流程,能够在设计的最终阶段作为附加电路与原有密码算法核心电路配合使用,提供晶体管级DPA防御方案.     

用于高速网络安全协处理器的抗功耗攻击AES算法引擎设计

为提高密码算法芯片抵抗侧信道攻击,尤其是功耗攻击技术的能力,针对一款用于高速网络安全协处理器中的AES(高级加密标准)算法引擎,采用了软件级数据掩模方法进行了抗功耗攻击的电路设计。该设计中的AES算法引擎的原始模块是一种加解密共用S-box的结构,采用2种完全不同的方法实现了抗功耗攻击电路:一种采用SRAM(static random access memory)方式来实现数据掩盖,另一种基于硬件复制方式。通过产生随机功耗或虚假功耗以掩盖实际功耗与加解密数据运算之间的关系。使用功耗仿真软件PrimePower进行仿真的结果表明,未加保护的电路在1 000条功耗曲线内就可以被攻破,采用了本设计的电路可以抵抗10 000条以上的功耗曲线,可见AES算法引擎的安全性有显著的提高。经FPGA(field programmable gate array)验证,证明本文提出的2种设计均是可行的。     

密码系统差分功耗分析攻击及功耗模型

为了证明密码系统运行时功耗泄漏包含系统密码信息,分析了静态互补金属氧化物半导体(CMOS)门数据功耗相关性,通过对AT89C52单片机实现的数据加密标准(DES)密码系统进行差分功耗分析(DPA)攻击,在64h内获得了DES第16轮加密的48 bit密钥.攻击结果表明:AT89C52中静态CMOS门状态由0到1和由1到0翻转电能消耗不同,静态CMOS门不同位置的负载电容之间存在差异.提出了寄存器负载电容充电功耗模型,解释了攻击现象,明确了DPA攻击的物理基础,为密码系统实施相关防护措施提供了依据.     

改进的差分功耗分析及其在DES中的应用

智能卡中加密硬件设计存在很高的操作并发性,单个时钟周期内就会完成多个加密的关键操作(S box查表),造成了差分功耗分析(DPA:Differential Power Analysis)很难有明显的差分效果。为了在差分功耗分析时滤除不相关的S box查表所造成的噪声,结合选择明文的攻击方法对差分功耗攻击进行改进,使攻击过程中多个S box中仅有1个S box输入变化,并对硬件实现的DES(Data Encryption Standard)加密卡进行了攻击。试验结果表明,改进的差分功耗分析方法对硬件DES加密攻击的相关度比普通差分功耗攻击提高150％以上。     

改进的SM4算法的选择明文DPA攻击

侧信道攻击,特别是差分功耗分析(differential power analysis,DPA)是对芯片中运行的分组密码算法进行安全性分析的主要手段之一。该文主要研究针对硬件实现的SM4算法的DPA攻击。合理地对明文进行选择,可以使SM4线性变换层有变化的输入比特尽可能少地影响输出比特,从而对硬件实现的SM4算法进行有效的侧信道攻击。通过分析线性变换层的比特关系,该文发现了选择明文模型下8个比特依赖关系。在此基础上,将这些比特依赖关系结合已有的比特关系,建立分析模型、更充分地利用轮输出的比特信息,对现有的SM4选择明文DPA攻击进行了改进。实验结果表明:该方法能有效提高SM4算法选择明文DPA攻击的成功率。     

旁路攻击数据分析加速研究

旁路攻击对密码芯片安全造成了严重威胁,是当前研究的热点,但其存在分析时间过长的问题,极大影响了实验效率。以差分功耗分析(differential power analysis,DPA)为研究目标,详细分析了功耗轨迹样本条数和样本点数对程序特征的影响,找到程序中最耗时部分为功耗轨迹数据读取,通过改进数据的处理方式,将数据读取次数降低为原程序的1/64。在改进分析结果与原程序完全一致的前提下,获得了高达39倍的加速比,大大提高了旁路攻击的实验效率。     

基于互通信息熵和核函数的DPA模拟攻击风险评估

按照差分功率消耗分析(DPA)的攻击性质和特征,以核函数机制理论推导系统正常运行中密码芯片功率消耗的概率分布密度值,引入密钥在某情况下获取时功率消耗和攻击分析结构模型间的互通信熵值,基于DPA攻击下,以风险量化密码芯片在模拟攻击下的抗风险能力。通过研究发现,这一个量化机制一方面能够非常高效的把和互通信熵值类似的指标验算出来,另一方面还能够在很大程度上实现密钥芯片风险分析能力的提升。     

基于最大间距准则的硬件木马检测方法研究

针对硬件木马检测问题,分析了功耗旁路信号的统计特性,建立了木马检测问题的物理模型.在此基础上,提出了一种基于功耗旁路信号的硬件木马检测方法,该方法利用最大间距准则(MMC)处理旁路信号,构建体现基准芯片与木马芯片旁路信号之间最大差异的投影子空间,通过比较投影之间的差异检测集成电路芯片中的硬件木马;采用物理实验对该方法进行了验证,通过在现场可编程门阵列(FPGA)芯片上实现的高级加密标准(AES)加密电路中植入不同规模的木马电路,分别采集功耗旁路信号(各1 000条样本),并利用MMC方法对样本信号进行处理.实验结果表明:MMC方法能有效分辨出基准芯片与木马芯片之间旁路信号的统计特征差异,实现了硬件木马的检测.该方法与Karhunen-Loève(K-L)变换方法相比,有较好的检测效果.     

一种基于FPGA的RTL级电路功耗评估方法

功耗是当前集成电路设计中应考虑的最重要因素之一.RTL级电路功耗评估可以在保证一定速度和精度的前提下对电路进行尽可能早的功耗评估.目前商业功耗评估工具对RTL级电路评估的方法多是基于软件的,因速度较慢其应用受到很大限制.提出了一种基于FPGA的RTL级电路功耗评估方法,与传统的基于软件的功耗评估方法相比,速度提高了10到100倍.速度上的优势也使该方法特别适合于研究不同激励对电路功耗的影响.     

可扩展和低功耗FPGA全定制配置电路设计

针对现场可编程逻辑阵列(FPGA)器件规模日益扩大带来的FPGA编程下载电路扩展性和功耗问题,采用层次化和模块化方法设计编程下载全定制电路,引入新的器件"左""右"分区选择信号,去耦合列地址和帧地址,同时用硬件可编程思想设计字线/位线基本控制单元.实验结果表明该设计有效解决了FPGA编程下载全定制电路部分的扩展性问题,适用于同系列不同规模的FPGA设计,并且与常规设计相比,全定制配置电路即字线和位线控制电路在面积分别仅增加0.6%和0.1%的代价下,功耗分别降低了46.6%和49.6%.     

高安全性的智能卡芯片结构与设计

为适应信息安全系统的要求 ,提出一种高安全性的智能卡芯片结构 ,并进行了设计实现。通过集成 8位微处理器内核、 RSA用加解密协处理器和大容量的片内 Flash存储器 ,以及存储器访问控制电路和专用的硬件安全电路 ,实现了系统的整体安全可靠性。该结构采用 TSMC公司0 .35 μm 的 CMOS工艺设计和制造 ,可以在 374 ms完成 10 2 4位 RSA运算 ,实现数字签名和身份认证 ,并能有效地防止非法操作、 DPA (deferential power analysis)分析等常见的攻击 ,适用于电子商务、社会保障卡系统等高安全性的应用领域     

一种多功能信号源的SoPC解决方案

探讨了一种运用SoPC技术,将Nios系统、DDS信号产生电路、等精度频率计电路嵌入到一块FPGA里,实现信号源的方案。由于FPGA可重配置的特性．信号源可以根据需要随时对主要功能进行修改,不必更换硬件。该信号源功能多,使用范围宽,精度高。系统的主要功能都在一块芯片上,抗干扰能力强,功耗低,体积小。     

时钟错误注入攻击检测电路的设计

在研究时钟错误注入攻击的本质的基础上,对关键路径复制检测电路进行了改进,提出了一种可以在不同平台上广泛实现的时钟错误注入攻击检测电路,该电路通过检测传输路径上的延迟来对系统错误注入攻击进行检测;该电路通过复制工作路径,增加冗余逻辑,能够有效地检测被复制路径的攻击,并且便于ASIC和FPGA实现.设计者能够根据实际情况设计检测敏感程度,使检测电路具有较强的适应性.多次超频检测实验结果表明:所提出的检测电路灵活性强,能有效检测时钟错误注入攻击.     

基于FPGA的STM-64帧同步技术

介绍了一种采用FPGA(现场可编程门阵列电路)实现SDH(同步数字体系)通信中STM-64信号帧同步的技术。该技术由1个10,G光模块、1个10,G解复用芯片以及1个FPGA组成,可以在FPGA中实现专用芯片才能实现的STM-64帧同步。该技术中所有数据及帧格式完全符合SDH传输国际通用标准,在各种SDH设备中拥有广泛的应用价值。     

一种针对FPGA密码模块的非侵入式故障攻击

在FPGA平台上, 利用降低电源电压的方法使电路关键路径上的数据建立失败, 从而达到注入故障的目的。基于合适的故障模型, 攻击者可以有效地获取密钥信息,实现了针对密码模块的高效率、低成本的非侵入式故障攻击方法。攻击实验利用一台电压源和一台个人电脑, 通过8组正确和错误密文对, 成功地恢复出一个FPGA 中AES密码模块的128 bit完整密钥。     

基于FPGA的数字通信系统同步电路设计

在MAXPLUSⅡ平台上采用图形设计和VHDL硬件描述语言设计方式，设计了数字通信系统的位同步电路和帧同步电路，编译仿真后下载到一片FPGA芯片上，形成在线可编程嵌入式系统。整个电路集成在一片FPGA芯片上，不仅集成度高、功耗小、可靠性好、调试维护方便，而且形成了自己的技术内核。     

一种基于FPGA的频谱分析仪设计实验

<正>0引言FPGA(现场可编程门阵列)以其体积小、功耗低、稳定性高等优点被广泛应用于各类电子产品的设计中。FPGA技术是一门实践性很强的技术,要学习好FPGA,就必须配合一定的硬件设备不断的动手积累经验。本设计目的在于学习FPGA硬件电路的设计制作,在此基础上,配以相应的频谱分析仪软件进行验证,制作成一台测试验证仪。1设计框图