一种应用于DC-OFDM系统的FFT处理器设计

设计了一种应用于双载波正交频分复用(DC-OFDM)无线通信系统的高速、低功耗快速傅里叶变换(FFT)处理器.为降低传统并行架构带来的硬件实现开销,提出了一种新型的结合FFT分解的多路并行架构,有效减少了实现所需的乘法器和加法器数目,在提高处理器数据吞吐率的同时,进行了芯片面积的优化.另外,采用提出的处理单元实现不同的基运算,并对基-2、基-22、基-23、基-24不同架构下的定点FFT运算所需的硬件开销进行定量分析,以选择最优的基结构.最后,介绍了旋转因子乘法器的设计.设计实现的128点FFT处理器采用SMIC 0.13μm CMOS工艺,芯片面积为1.44 mm2,最大数据吞吐率达到1GS/s,在典型工作频率500MS/s下的功耗为39.5mW.与现有其他128点FFT处理器相比,减小了面积,节约了功耗.     

基于ASIC的128点FFT处理器的设计

所研究的芯片是128点定点FFT处理器,该处理器主要应用于超宽带无线通信系统.采用一种适合于128点快速傅里叶变换(FFT)的混合基-22/2的按频率抽取算法,并在此基础上设计一种并行运算与流水线结构相结合的硬件系统.详细描述了系统状态机的设计,最终实现了一个满足时序和设计工艺要求,达到了以下指标:工作频率66 MHz,芯片面积3.54 mm2,功耗为71.6 mW的高性能的FFT的IP处理器核.     

全流水FFT处理器的VLSI设计与实现

提出了一种适用于OFDM系统的快速全流水FFT处理器结构.考虑时域抽取(DIT)和频域抽取(DIF)算法的有限字长效应,采用DIF算法.首先对FFT碟形变换的复乘法进行简化,然后提出相应的流水线碟形处理单元(BPE),最后采用0.13μm1.08 V CMOS工艺实现了64点基2 DIF FFT处理器.综合结果显示,该处理器能够工作在200 MHz,面积和功耗分别为2.9 mm2和15 mW.提出的全流水FFT处理器能够广泛应用于WALN、DVB-T、ADSL以及其它基于OFDM的多载波系统.     

基于寄存器组的FFT处理器

针对目前快速傅里叶变换(FFT)处理器存储器访问算法复杂度较高,实现起来面积较大的问题,采用寄存器交换策略实现无冲突地址读写.以存储器迭代结构为主体构建FFT处理器结构,并设计了一种基于流水线的蝶形运算单元.根据基4蝶形运算数据选择的规律性,采用数据移位操作可以去除存储器中的地址解码器和控制逻辑.采用门控时钟降低系统的功耗.设计的FFT处理器通过SMIC 0.18μm工艺综合仿真,其面积为0.6 mm2,整个处理过程只需要60个时钟周期.在20 MHz的工作频率下,系统的平均动态功耗为7mW.该结构可以满足IEEE 802.11a的要求,并且具有小面积及高效的特点.     

一种适用于MIMO SC-FDMA系统的高效时域信道估计

提出一种由Golay互补序列构造双边梳状导频的低开销时隙结构和时域信道估计方案,其适用于时变频率选择性衰落信道中的MIMO SC-FDMA系统.结合左循环移位的快速周期Golay相关和右循环移位的快速周期Golay相关,提出一种在时域中高效实现MIMO信道估计的对称格形结构.对比采用快速傅里叶变换的频域信道估计方案,采用该格形结构实现时域信道估计,其计算复杂度显著降低.低复杂度能降低处理器功耗,有助于实现"绿色通信".仿真结果表明,在高速移动信道中,对于信道估计均方误差和平均误码率性能,提出的方案具有优势.     

大规模MIMO系统中基于空时相关性的导频减小算法

在大规模多输入多输出(multiple input multiple output,MIMO)系统信道估计过程中,基站向用户端发送导频信号.由于导频数量与基站发射天线的数量成正比,传统信道估计过程会产生巨大的导频开销,尤其是对于采用频分双工通信方式的(frequency-division duplexing,FDD)大规模MIMO系统.为了解决这一问题,通过利用无线MIMO信道的空间公共稀疏性和时间相关性,提出一种基于压缩感知(compressed sensing,CS)技术的导频开销减小算法,其中,空时相关性用来提高信道估计精度.该算法能够在未知大规模MIMO系统信道稀疏度的情况下,自适应地获取精确的信道状态信息.分析和仿真结果表明提出的算法在减少导频开销方面优于局部公共支撑算法,同时能够维持良好的信道估计性能.     

OFDM系统中FFT处理器的版图设计

用Astro工具设计FFT处理器版图流程.在设计FFT处理器版图过程中,采用新的电源网络设计方法进行电源/地Pad数量、电源环和电源条设计,采用布线前设定高层跳线方式和布线后插入保护二极管方式消除天线效应,通过整个版图设计过程防止串扰效应实现串扰不超过设定的阈值,并对布局阻塞违规和布线违规提出解决办法.实现了满足时序和制造工艺要求的FFT处理器版图,达到项目设定的各项性能指标要求.     

FFT处理器的高密度可编逻辑器件实现

为了提高快速离散傅立叶变换（FFT）的处理速度,研究了一种宜于高密度可编逻辑器件（CLPD）实现FFT处理器的硬件结构,并利用CPLDFLEX10K设计和实现了128点FFT单片处理器,系统的仿真表明,该处理器运算结果正确,在系统时钟频率为20MHz时,128点复数FFT处理器的计算时间小于230us。研究表明：CPLD与FFT的结合将提高FFT的处理速度,从而使FFT的应用更加广泛。     

基于旋转直积码本的3D有限反馈SDMA方案

为平衡反馈开销和系统性能,在频分双工(FDD)系统下,针对三维多输入多输出(3D MIMO)系统的多用户预编码问题,提出一种应用于3D MIMO系统的基于统计信道信息的空分多址(SDMA)方法.首先,基于三维信道的空间相关性,提出3D MIMO中基于旋转直积的用户分簇码本设计,码本中每个分簇基的列向量相互正交,可作为发送方向用于下行预编码;其次,用户根据下行信道估计所得到的发端相关矩阵选取所在的分簇基及发送方向,并以长周期将其索引反馈至基站;最后,基站调度用户实现下行多用户传输.仿真结果表明:在信道相关性较高的情况下,该方法可以显著提升系统的吞吐量,且只须长时间向基站反馈信息,上行反馈开销极小.     

应用于UWB的128点FFT处理器的物理设计

在SoC Encounter 5.2的平台上,对应用于UWB无线通信的128点FFT处理器进行了物理设计.在前端综合以及可测性设计后导出的FFT处理器门级网表的基础上,采用SMIC 0.18μmCMOS工艺,进行了布图规划、电源规划、布局、时钟树综合、静态时序分析与优化、布线等步骤.在完成详细布线之后,对该设计进行物理...     

基于FPGA的8K点FFT的设计与实现

采用4K点复数FFT实现8K实数点FFT;数据存储单元采用双口乒乓RAM结构;采用级联结构流水线的设计方式,基4蝶形结构完成前6级的运算,双基2蝶形结构完成最后一级运算;使用块浮点溢出检测.实验结果表明,在时钟周期为8.74ns的正常状态下,采用FFT处理器实现8K实数点FFT仅需要35.799μs,达到了高速运算的目的.     

多小区MIMO系统中的一种有限反馈预编码干扰抑制技术

针对多小区MIMO系统中的干扰问题,提出了一种新的具有有限反馈特性的预编码干扰抑制技术.该技术在各发送端采用独立的线性预编码技术对干扰进行有效抑制,并且为了降低反馈信息量,在接收端利用子空间分集理论对干扰子空间进行量化,从而实现了系统的有限反馈.理论分析和仿真结果表明,该方法能够有效地抑制小区间干扰,提高系统的性能;同时本方法具有较低的系统复杂度,极大地节省了反馈所带来的系统开销.     

高吞吐率可配置FFT处理器IP核的设计与VLSI实现

针对一种新型的OFDM系统算法,设计了一款具有高吞吐率可配置的FFT处理器IP核.在现有算法的基础上,提出了一种优化的设计架构,并对各个功能模块特别是存储单元、复数乘法器和控制逻辑进行了优化设计.通过基于Verilog HDL的参数化模块设计和模块复用技术,最大限度地提高数据吞吐率,实现了FFT处理器点数的可配置功能.Vertex-Ⅱ Pro FPGA验证结果表明,对于256点定点16位符号数复数FFT运算,该FFT处理器最高工作频率为106 MHz,系统数据吞吐率达到了51.3 MS/s,延时仅为255个时钟周期.     

基于分级存储并行运算的FFT处理器设计

研究了一种基于分级存储并行运算的改进快速傅里叶变换(FFT)处理器算法,通过减少对RAM存储器的读写次数降低功耗,采用并行运算方法减少数据处理时间.基于该算法以及改进的基-4蝶形单元设计了一款4096点FFT处理器.该处理器采用SMIC 0.18μm CMOS工艺设计实现,芯片核面积为9mm2,在slow工艺角条件下,版图后仿真最高时钟频率为192.3MHz,功耗为422mW@100MHz,最小处理时间为67.92μs.     

基于伪逆的多小区FDD系统中的联合空分复用方法

云无线接入网(cloud radio access network,C-RAN)架构实现了小区间的联合处理,大规模多输入多输出(massive multiple-input multiple-output,Massive MIMO)技术在系统容量和频谱效率方面具有巨大的优势,但由于训练和反馈开销较大使得Massive MIMO难以应用于频分双工(frequency division duplex,FDD)系统.C-RAN架构下,考虑在不同小区之间引入联合空分复用(joint spatial division and multiplexing,JSDM)技术减少导频序列检测和信道信息反馈开销,在高酉条件不满足时,采用基于伪逆的方法来减少组间干扰,通过迫零(zero-forcing,ZF)滤波实现组内用户间干扰消除.理论分析和仿真结果表明,设计的一阶预编码矩阵相对于块对角化(block diagonalization, BD)算法复杂度得到降低,其和速率有一定改进.     

快速傅立叶变换在数字信号处理器中的实现

介绍了几种快速FFT算法的比较,对基-2FFT算法的特点进行了研究和总结,详细论证了FFT在数字信号处理器中实现需要解决的关键技术问题.给出了FFT在TMA320F206数字信号处理器上实现的流程图.最后通过试验验证了所述方法的正确性.     

实时可重配置FFT处理器的ASIC设计

设计一种能够完成4,16,64,256或1 024点复数快速傅里叶变换(FFT)处理器芯片.16,64点运算采用基-4级联流水线结构,256,1 024点采用二维运算结构,数据采用块浮点表示.使用Synopsys公司的综合及布局布线工具在SMIC CMOS 0.18 μm工艺上进行ASIC实现.该处理器芯片在100 MHz时钟频率连续工作时,处理一组1 024点FFT序列需要24.8 μs,每隔10.24 μs输出一组1 024点运算结果.该处理器芯片已应用于某宽带数字接收机中.     

一种高速2-D滑动FFT的设计实现

文章介绍了采用2-D快速傅里叶变换(fast Fourier transform, FFT)算法的滑动窗FFT的基本特性原理和硬件实现过程，完成了窗长256点、步长16点的2-D滑动窗FFT的专用集成电路(application specific integrated circuit, ASIC)设计。传统FFT算法受序列完整性的制约，时滞较大，无法满足某些高实时性信号分析领域的处理速度要求。该文采用滑动FFT算法，克服了传统FFT对序列完整性的依赖，设计的滑动FFT处理器使用2-D FFT压缩新序列计算时间，以基16蝶形运算器为核心，采用系数复用和高基Booth方法优化系数编码技术压缩乘法器的数量，减少电路面积。所设计的2-D滑动FFT完成单次滑动窗长的计算时间比传统算法节约了16.1%,变换结果与MATLAB的运算结果相比，信噪比(signal-to-noise ratio, SNR)大于130 dB。在TSMC 28 nm的工艺下，工作主频为600 MHz,面积为1 980μm×2 060μm。     

基于FPGA的R-64 FFT处理器的实现

快速傅里叶变换(FFT)处理器是大多数数字信号处理和数字通信系统的关键部件.文章实现了一种4 k(4 096)点改进的R-64(基-64)FFT处理器,相对于其他 R-4的流水线结构,具有占用资源更少、控制更简单等特点.该FFT处理器采用浮点数制流水线结构,能够连续处理输入数据,对R-4处理单元的改进减少了62.5%的复数加法器;该FFT处理器基于FPGA的系统时钟能够达到89 MHz,数据吞吐量为4 096 point/46 μs.     

基于FPGA的基-16FFT模块的实现

阐述了采用Alter公司的StratixⅡ系列FPGA设计高速FFT处理器的实现方法及技巧;充分利用其芯片的硬件资源,减少复杂逻辑,采用流水方式对复数数据实现了FFT运算;整个设计采用流水与并行方式尽量避免“瓶颈”的出现,提高系统时钟频率,达到高速处理;实验表明,此处理器既有专用ASIC电路的快速性,又有DSP器件灵活性的特点,适合用于高速数字信号处理。