基于ASIC的128点FFT处理器的设计

所研究的芯片是128点定点FFT处理器,该处理器主要应用于超宽带无线通信系统.采用一种适合于128点快速傅里叶变换(FFT)的混合基-22/2的按频率抽取算法,并在此基础上设计一种并行运算与流水线结构相结合的硬件系统.详细描述了系统状态机的设计,最终实现了一个满足时序和设计工艺要求,达到了以下指标:工作频率66 MHz,芯片面积3.54 mm2,功耗为71.6 mW的高性能的FFT的IP处理器核.     

基于FPGA的高速FFT处理器的设计与实现

针对高速实时信号处理的要求，提出了4096点快速傅立叶变换（FFT）处理器在现场可编程门阵列（FPGA）中的设计与实现方法。该方法采用了按频率抽取（DIF）基4算法和6级流水线结构，每级均采用FIFO存储器实现延迟功能，和四路转接器一起共同完成序列的码位抽取。为了避免数据溢出，采用块浮点结构来表示数据，节省了器件资源。实验结果表明，该方法在保证运算精度和实现复杂度的同时，提高了处理器的数据时钟频率和处理速度。     

一种应用于DC-OFDM系统的FFT处理器设计

设计了一种应用于双载波正交频分复用(DC-OFDM)无线通信系统的高速、低功耗快速傅里叶变换(FFT)处理器.为降低传统并行架构带来的硬件实现开销,提出了一种新型的结合FFT分解的多路并行架构,有效减少了实现所需的乘法器和加法器数目,在提高处理器数据吞吐率的同时,进行了芯片面积的优化.另外,采用提出的处理单元实现不同的基运算,并对基-2、基-22、基-23、基-24不同架构下的定点FFT运算所需的硬件开销进行定量分析,以选择最优的基结构.最后,介绍了旋转因子乘法器的设计.设计实现的128点FFT处理器采用SMIC 0.13μm CMOS工艺,芯片面积为1.44 mm2,最大数据吞吐率达到1GS/s,在典型工作频率500MS/s下的功耗为39.5mW.与现有其他128点FFT处理器相比,减小了面积,节约了功耗.     

FPGA实现高速加窗复数FFT处理器的研究

研究采用FPGA设计高速专用FFT处理器的实现方法，使处理器能对复数数据顺序进行加窗、FFT及模平方运算．本设计具有4个特点：设计实现了只用一个运算单元进行以上3种运算的方案，有效地节省了逻辑资源；采用流水方式提高了系统的处理速度，使通信、计算、存储等操作协调一致；采用块浮点算法使系统兼有定点运算速度高与浮点运算精度高的特点；采用TMS存储模式，降低了对外围电路的速度要求．该设计方法可以广泛应用于高速数字信号处理领域．     

用于TD-SCDMA下行链路联合检测的2×2 MIMO FFT处理器设计

为了在TD-SCDMA移动终端实现高效联合检测,设计了一个用于2×2 MIMO系统的64/128点FFT处理器.设计的FFT处理器基于R2SDF的流水线结构,采用乘法器共享的电路结构,适合处理2路MIMO系统,在满足系统数据吞吐率的同时,节省了信号处理的硬件开销.设计采用Xilinx公司的Virtex4进行综合验证,同时采用SMIC13工艺综合,在50 MHz的时钟下,功耗估计为8.3 mW,实现了低开销的电路设计.     

根据数据统计特征的低功耗FFT处理器

提出了一种基于SDF（single-path delay feedback）结构的低功耗FFT处理器。该FFT处理器使用了根据输入数据的统计分布特征的功耗优化方案。详细分析了该方法的优缺点,并提出了相应的改进方案。使用中芯国际0.18 μm工艺设计实现了一个64点的FFT处理器,通过比较发现对于特定的数据流,大约可以节省15％的功耗。     

高速浮点FFT处理器的FPGA实现

介绍了一种基于FPGA的1024点自定义24位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。采用流水的方式提高了系统的处理速度,使计算与存储器读/写等操作协调一致;浮点算法使得系统具有较高的处理精度。该设计方法可以广泛应用于高速数字信号处理领域。     

简易移频轨道电路参数测试仪的研究与设计

本文介绍了基于DSP专用数字信号处理器的简易移频轨道电路参数侧试仪;该设计利用DSP芯片数据处理速度快、内部集成资源丰富的特点,有效地提高了数据处理能力和处理速度;采用欠采样、谱搬移技术和快速傅立叶变换（FFT）解调算法,使仪器测量的频率分辨率有很大提高,保证了测量的精准度。     

高吞吐率可配置FFT处理器IP核的设计与VLSI实现

针对一种新型的OFDM系统算法,设计了一款具有高吞吐率可配置的FFT处理器IP核.在现有算法的基础上,提出了一种优化的设计架构,并对各个功能模块特别是存储单元、复数乘法器和控制逻辑进行了优化设计.通过基于Verilog HDL的参数化模块设计和模块复用技术,最大限度地提高数据吞吐率,实现了FFT处理器点数的可配置功能.Vertex-Ⅱ Pro FPGA验证结果表明,对于256点定点16位符号数复数FFT运算,该FFT处理器最高工作频率为106 MHz,系统数据吞吐率达到了51.3 MS/s,延时仅为255个时钟周期.     

基于FPGA的R-64 FFT处理器的实现

快速傅里叶变换(FFT)处理器是大多数数字信号处理和数字通信系统的关键部件.文章实现了一种4 k(4 096)点改进的R-64(基-64)FFT处理器,相对于其他 R-4的流水线结构,具有占用资源更少、控制更简单等特点.该FFT处理器采用浮点数制流水线结构,能够连续处理输入数据,对R-4处理单元的改进减少了62.5%的复数加法器;该FFT处理器基于FPGA的系统时钟能够达到89 MHz,数据吞吐量为4 096 point/46 μs.     

基于CPLD实现可扩展(I)FFT处理器的设计

提出了基于CPLD(复杂可编程逻辑器件)实现傅立叶变换点数可灵活扩展的高速FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、读/写RAM地址规律、补码实现短点数FFT阵列处理结构以及补码实现CORDIC(坐标旋转数字计算机)算法的流水线结构等,输入数据速率为20 MHz时,1024点FFT运算时间约为50 us.     

FPGA实现流水线结构的FFT处理器

针对高速实时信号处理的要求,介绍了用现场可编程逻辑阵列(FPGA)实现的一种流水线结构的FFT处理器方案.该FFT处理器能够对信号进行实时频谱分析,最高工作频率达到75 MHz.通过对采样数据进行加窗处理来减少了频谱泄漏产生的误差.为了提高FFT工作频率和节省FPGA资源,采用了由1 024点复数FFT计算2048点实数FFT的算法.此外还介绍了一种计算复数模值的近似算法.     

应用于小水电的可编程控制装置的设计

采用模块化设计、总线结构研制适用于小水电站的可编程控制装置,进一步改善小型水电站的工作环境,提高其经济效益.该装置中设计了主控板、电源板、开入板、开出板和A/D板.主控板采用高性价比、低功耗的DSP56F807芯片,CPLD(复杂可编程逻辑器件)控制电路,提高了装置处理数据的速度和抗干扰能力.装置通过串口RS232、RS485与上位机通讯实现对装置的在线监控.     

并行数据FFT/IFFT处理器的设计

针对采用快速傅里叶变换(FFT)技术的多种应用场合,在分析基-2及基-4按时域抽取Cooley-Turkey算法特点的基础上,提出一种高性能FFT/IFFT处理器的硬件设计架构.通过改进基-4蝶形单元,可进行形如2的幂次方点数的FFT/IFFT运算.该结构能够并行地从4个存储器中读取蝶形运算所需操作数.仿真结果表明,该结构可以运用于对面积和速度要求较高的应用场合.     

现代雷达中的高速FFT设计

针对FFT专用处理器无法满足现代雷达高速实时信号处理的要求，提出了四种高速FFT的设计方案。方案在分析比较各种FFT算法的基础上，兼顾速度、资源和复杂度三个方面，选用基4算法，利用CORDIC算法产生旋转因子，点数和字长均可灵活配置，工程可实现性强。设计方案的性能分析和硬件实现验证了设计方案的有效性，适应现代雷达的不同处理要求。     

微小型自适应光学波前信号处理系统设计

针对微小型自适应光学系统中波前信号处理机处理数据量大，处理速度快的特点，设计了以两片DSP为核心处理器，以CPLD完成时序控制功能的波前信号处理机．讨论了该信号处理机的原理、特点和实现．结果表明，通过周密的逻辑设计，该处理机能保持高速的并行处理．能够保证自适应光学系统的带宽和稳定性要求．     

基于超标量处理器的高效FFT映射方法

针对超标量处理器的结构特点,研究新的映射方法,实现高效FFT运算.对现代超标量结构处理器进行建模,分析FFT算法在其上执行情况,得出内存访问是FFT算法执行的关键点.并进一步对FFT的内访问过程进行建模分析,最终实现了一种基于cache优化的高效FFT映射方法,该方法将FFT进行拆分实现,充分发挥了cache的作用,进而提高了处理性能.最后在ADI公司的TS201数字信号处理器上,以该映射方法为指导实现了基2FFT算法,实验结果显示在处理点数超出cache容量时,本映射方法可以大幅度提高处理性能.