一种通用分频器的设计与CPLD实现

提出了一种通用分频器的设计与采用CPLD实现的方法,该分频器有较强的通用性,使用方便,它只有一个控制信号即分频比,分频比大小没有限制、可调,无论分频比为奇数或者偶数时,其分频时钟都可实现均匀(即等占空比).给出了设计方案及其原理,提供了一个CPLD设计实例,使用了Verilog-HDL语言进行设计,并在MAX PLUS软件上进行了仿真,提供了仿真结果和占空比公式,仿真结果表明:这种分频器是可以实现的.     

一种可控分频器设计的新方法

本文提出了一种新的可控分频器设计方法一脉冲剔除法,采用该方法可以实现占空比50％的整数分频和近50％占空比的半整数分频．分频系数由控制端给定。文中给出了N=3时的分频电路设计,并时电路进行了仿真和测试,结果符合设计要求。     

基于VerilogHDL的分频器的优化设计

基于整数和小数分频的实现原理,提出了整数和小数分频器的算法和结构,采用Verilog硬件描述语言优化设计了偶数、非50%占空比和50%占空比的奇数、半整数分频器,重点对任意小数分频器进行了设计优化.用LDV5.1进行了仿真,用Synplify Pro进行了基于ALTERA公司FPGA的综合,证明了其可行性.     

基于FPGA的等占空比的整数分频器设计

在复杂逻辑电路设计中,经常会需要多个不同频率的信号,因而系统本身的震荡源就不能满足设计的要求.本文给出了一种可以实现等占空比任意整数的分频方法,并以8分频和9分频为例,介绍了在QUARTUS软件下,利用VHDL硬件描述语言来设计分频器的方法.程序通过仿真和测试,实验结果符合设计要求.     

基于提花圆机硬件功能的FPGA的分频器研究与实现

在提花圆机选针器控制系统中,实现了一种基于FPGA的等占空比任意小数分频电路的设计.首先简要介绍了FPGA器件的特点和应用范围,讨论了一些常见整数分频的方法,最后介绍了一种基于FPGA的双模前置小数分频器的分频原理及电路设计,并用Verilog HDL编程,QUARTERSII6.0进行仿真.     

基于VHDL占空比可控的整数半整数分频器

在半整数分频器设计方法的基础上进行改进,采用VHDL硬件描述语言实现了占空比可控的整数半整数分频器.在QuartusП软件上测试结果表明了设计的正确性和可行性.     

基于CPLD半整数分频器的设计

本设计是应用CPLD器件的特点和应用范围,利用VHDL硬件描述语言以及原理图的输入方式设计出占空比可调的半整数分频器,从而满足根据更改N值来实现不同分频系数分频器的设计要求。     

基于CPLD半整数分频器的设计

本设计是应用CPLD器件的特点和应用范围,利用VHDL硬件描述语言以及原理图的输入方式设计出占空比可调的半整数分频器,从而满足根据更改N值来实现不同分频系数分频器的设计要求.     

基于CPLD有理数分频器的设计方法

介绍了一种通用的可预置数的有理数分频器的设计方法。本设计利用VHDL语言实现分频算法的设计,利用键盘、液晶显示、单片机、CPLD实现硬件电路的设计,并用QuartusⅡ进行仿真。     

基于多相位量化噪声抑制的分数频率合成器的实现

为抑制Σ-△调制器量化噪声对分数频率合成器输出噪声的影响,提出一种基于多相位分数分频器的频率合成器结构. 该结构可以避免毛刺并且主要电路模块不需要工作在高频,从而相应节省了功耗,同时分频器的输入可以不需要50%的占空比. 通过对比发现,对于环路带宽为1 MHz的宽带情况下的Σ-△分数频率合成器,多相位分频器技术可以减小频率合成器输出频谱的相位噪声达12 dB. 该频率合成器使用UMC 0.18 μm CMOS工艺实现,仿真结果证明它可以满足DVB-H系统协议指标要求.