高容量温盘驱动器伺服码同步时钟录写技术

提出了可变频时钟写入方法和锁相环倍频时钟写入方法。给出了这两种写入法的读／写电路，并分析了其性能。结果证明，可变频时钟写入方法电路简单，刻写时钟周期短；锁相环倍频时钟写入过程较前长，但其频率范围容易调整。两均适合高密度小型温盘的时钟录写。     

可实现倍频与占空比调整的全数字锁定环设计

本文介绍了一种可实现倍频与占空比调整的延迟锁定环DLL（Delay Locked-loop）电路设计方法。该电路结构简单,无累积相位差,对工艺和噪声不敏感,可以用来提供零传输时延的时钟、高级时钟域控制和实现多种时序调整电路。而且,本文分析了数字延迟锁相环的基本结构及其工作原理,并给出了一种用于调整输出信号占空比以及信号倍频倍数的电路结构。     

应用于FPGA芯片时钟管理的锁相环设计实现

设计了一种嵌入于FPGA芯片的锁相环,实现了四相位时钟、倍频、半整数可编程分频、可调节相位输出功能,满足对于FPGA芯片时钟管理的要求.锁相环采用了自偏置结构,拓展了锁相环的工作范围,缩短了锁定时间,其阻尼系数以及环路带宽和工作频率的比值都仅由电容的比值决定,有效地减小了工艺、电压、温度等对电路的影响.锁相环采用0.18μm CMOS数字工艺,嵌入复旦大学自主研发的FPGA芯片FDP-Ⅱ,经过流片验证,实现了工作频率范围10~600 MHz,整体电路功耗仅为29 mW,锁定时间小于4μs,峰峰值抖动小于±145 ps.     

一种基于FPGA的曼彻斯特编译码电路设计

运用VHDL硬件描述语言以及Max-plus软件平台,采用超前滞后型全数字锁相环提取位同步时钟的方法,设计了一种基于全数字锁相环的曼彻斯特编译码电路,给出了详细的设计过程和波形仿真,并在GW48-CK实验平台上进行了下载验证.     

SoC处理器的时钟生成器：电路和体系结构

本书涵盖了面向SoC（System　on　Chip，片上系统）处理器的集成综合器电路设计的论题，采取了一种更为全局的设计观念来考察电路级和体系结构级的设计空间。书中的论述十分广泛，而且包括电路理论和锁相环反馈控制理论的综述。在电路级方面，讨论包括深亚微米数字CMOS过程的低功耗模拟设计、供电噪声效应、设备噪声；在体系结构级方面的论述，涵盖了连续时间和离散时间模型的锁相环分析，以及锁相行为的细节分析。还有一些章节对特定的时钟生成器模块做了电路级和系统结构级的深入描述，其中包括高供电噪声屏蔽的锁相环电路、体系结构和数字锁相环体系结构，考察了为离散时间模拟部件产生低失真采样时钟的方法。这里所说的锁相环包括希格马．代尔塔N分锁相环、直接数字综合（DDS、Direct　Digital　Synthesis）技术和锁相环的非常规应用。本书讨论的面向测试的设计（Dvr、Design　for　Test），其中包括锁相环的精确测量滤波器方法和嵌人式测试（BIST、Built—in—self-test）技术。     

基于锁相环的滞后超前环路滤波器的设计与仿真

为了改善锁相环电路的稳定性以及其相位噪声性能,基于对锁相环路传输特性的分析,提出并实现了一种新的高阶滞后超前环路滤波器的设计方法.该电路适用于高速锁相环及时钟数据恢复电路.通过调节环路滤波器元件的参数,可以满足不同的电路要求.对环路滤波器版图数据进行了PSPICE模拟,其结果表明,锁相环电路的相位裕量在40°~50°范围内时,电路的锁相时间、输出波形的形式都能够达到最优的状态.     

适用于4通道100 Gbps SerDes的两级架构正交12.5 GHz低功耗低抖动时钟发生器

为了缓解多通道SerDes中高频时钟信号在长距离传输中引入的噪声过大和功耗过高的问题,设计了一种应用于多通道的低功耗低抖动两级锁相环结构;同时为了进一步降低噪声性能,在第2级锁相环中设计了一种采样鉴相器。该设计将第1级LC振荡器锁相环产生的低频时钟信号（3.125 GHz）传输到各通道收发机后,将该信号作为第2级参考信号,再采用小面积的环形振荡器锁相环产生正交的高频时钟 (12.5 GHz),这种结构降低了高频时钟在片上长距离传输的距离,提高了收发机的时钟质量;此外该技术避免了使用高频缓冲器,降低了功耗。其中第2级锁相环通过无分频鉴相技术提高了第2级环振锁相环的噪声性能。该时钟发生器电路整体功耗为100 mW,第1级锁相环相位噪声拟合后为-115 dBc/Hz,第2级环形振荡器电路在1 MHz处相位噪声为-79 dBc/Hz,锁相环电路产生的时钟信号整体抖动为2.7 ps。正交时钟偏差在300 fs以内。相比传统时钟发生器,该设计性能有较大提高,功耗有明显降低,适合应用于100 Gbps SerDes中。     

一种变步长锁频基带信号时钟提取方法

串行数字通信系统需要从一个串行数据流中抽取一个采样时钟,这个抽取通常由一个叫时钟及数据恢复单元的非线性电路实现,该电路负责跟踪信号中的低频相位变化．本文提出了一种从频率上跟踪、锁定基带信号发端时钟频率从而提取出基带信号时钟的方案,此方法比传统的锁相环提取时钟具有更好的性能．由于它适于采用硬件语言描述,因而可集成在各类数字芯片中．     

应用于CDR电路的DPLL设计与实现

数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用,利用DPLL可以从串行位流数据中恢复出接收位同步时钟。时钟数据恢复(CDR)电路是同步光纤系统中的核心部件,性能优越的锁相环电路对CDR电路的实现有着极其关键的作用。本文介绍了一种全数字化CDR电路的设计。仿真和实验测试结果表明,该CDR电路可以对相位变化快速同步,尤其对突发数据的时钟恢复,相位抖动的消除有效。     

时钟数字平滑技术在FPGA中的设计

时钟平滑技术是复分接系统中关键的接口技术，传统设计中锁相环部分使用FPGA外围芯片电路实现。占用硬件空间，成本高，又由于是模拟电路而调试复杂。该文提出了一种不使用任何外围电路而用FPGA内部逻辑实现对基群信号非均匀数据和时钟的平滑处理技术，并例举实例，论述设计中的参数设置和时钟切换技巧。     

射频拉远系统中的时钟同步技术

针对射频拉远系统中基带控制部分和射频拉远单元之间的时钟漂移问题,提出了一种利用锁相环进行时钟同步的技术.该技术利用锁相环的特点,通过跟踪时钟漂移并对时钟信号进行预补偿来达到抵消时钟漂移的目的.分析了漂移的产生和影响以及补偿方案的可行性,设计并制作了集成在一块4层印刷电路板中的时钟同步模块.测试结果表明:加入时钟同步模块的时钟信号频率稳定度可达到1×10-12,较之无同步模块提高了4个数量级;对于10,km和100,km单程光纤链路,该方案能达到同样的效果.可见,采用该技术可以在较大的动态范围内补偿时钟漂移,从而提高时钟信号的频率稳定度.     

正交信号发生器的设计与实现

描述了基于AT89C52单片机、锁相环和开关电容滤波器的正交信号发生器的设计和实现方法.单片机产生方波,通过数字接口实现相位差为90°的方波,再通过两个8阶BUTTERWORTH低通开关电容滤波器MAX295对双路方波进行滤波,从而产生正交的正弦波.MAX295的时钟由锁相环倍频产生.采用连续时间滤波器抑制采样时钟的影响.频率覆盖范围0.1~20 kHz.频率和相位误差小于1%.     

基于DSP的光伏并网系统的设计

以DSP为控制平台设计光伏并网系统,在改进型单纯形加速法的基础上,采用电压型全控桥为逆变结构,设计新型光伏阵列最大跟踪控制优化算法,跟踪光伏阵列最大输出功率点．在线调节步长改变电压收敛速度,设计锁相控制电路,自动同步跟踪电网频率和相位．测试数据表明：结合优化技术的变步长MPPT算法能快速准确跟踪最大功率点,系统波动小,稳定性高,逆变器电流和电网电压同频同相馈送电网,从而有效提高系统逆变效率及可靠性．     

一种用于多通道10 Gbit以太网接口的CMOS 3.125 Gb/s接收器

介绍了一种单片集成的3．125 Gb／s接收器的设计,它适用于IEEE 802．3ae四通道10Gb／s以太网接口．电路采用了多相时钟结构和并行采样技术以降低电路速度要求．电荷泵采用了常跨导偏置技术以降低环路对工艺、电源电压和温度变化的敏感度．时钟数据恢复电路采用1／5速率时钟降低振荡器的设计难度,时钟恢复的同时完成1：5解串功能,降低了电路功耗．电路采用0．18μm CMOS工艺设计和仿真,总体功耗为95mW,625MHz恢复时钟的输出抖动小于75ps,电路在3．125 Gb／s的数据率和各种工艺角下工作正确．     

基于频率合成技术超声波电源的设计

针对传统超声电源采用模拟锁相电路进行频率跟踪时,存在锁相范围窄、元器件一致性差、在负载突变时易失锁等缺点。提出一种利用直接数字频率合成技术的频率跟踪方法,对其设计方法、工作原理进行了阐述。并进行了实验,结果表明该方法可很好地跟踪负载谐振的变化,显著地减小了功率器件的开关损耗并提高了电源效率。     

低抖动高线性压控振荡器设计与仿真分析

设计一种应用于锁相环(PLL)电路的压控振荡器(VCO).该电路采用浮空电容结构,相对传统接地电容结构,可提高电容充放电幅值,减小时钟抖动.快速电平检测电路,使电路在未采用反馈和补偿的前提下,减小环路延时,从而实现高线性.电路采用CSMC 0.6 μm CMOS标准工艺库实现.仿真结果表明:振荡频率为0.79,24,30 MHz时的相位噪声达到-128,-122,-120 dBc·Hz^-1@1 MHz.通过调节外接电阻电容,使得电路在3~6 V电源电压下,输出100.0~3.0×10⁷ MHz的矩形波,电路兼具低相位噪声和高线性特性.     

基于谐波提取技术的风机频率自适应研究

为解决风机受谐波干扰引起电压畸变和频率波动从而影响风机并网稳定运行的问题,提出频率自适应锁相方法,以谐波提取电路为基础,设计具有滤除风机谐波功能的NSOGI (new second-order generalized integrator)锁相环。首先,在谐波提取电路中加入基波谐振电路,验证谐波提取前后锁相环的锁频精度;其次,在传统锁相环基础上加入直流抑制器,对输入信号的频率进行跟踪;最后,进行理论和仿真分析,对比DSOGI-FLL谐波提取前后电路中的频率偏差,验证2种锁相环的锁频精度。结果表明：在谐波提取电路中加入基波谐振电路,减少了谐波对基波源的影响,提升了谐波提取的效果;在抑制风机电压畸变和直流谐波方面,NSOGI 锁相环效果较好,锁频精度较高,验证了方法的可行性和正确性。采用NSOGI对电压和频率进行控制,能够提升供电可靠性,改善并网电能质量,为风机并网稳定运行提供了理论参考。     

一种用于Z-80系统的数字频率采样接口

本文讨论一种数字频率采样接口。对于差动的双频率输入信号,应该完成采集、求差及累积运算,并按严格的时序向计算机进行数据传送。这些功能通过一个同步控制逻辑完成。对内同步控制方法及同步时钟周期确定的原则作了说明。作为一种可编程接口电路,多种功能的数据采集模式通过相应的接口软件来实现。     

一种新型晶闸管逆变定角触发控制电路的设计与实现

提出了一种采用波形变换及锁相的方法,产生晶闸管并联谐振逆变触发脉冲的电路,给出了具体电路框图及原理分析.并设计实现了此触发控制电路.实际应用和测试结果表明,由该电路产生的逆变触发脉冲的超前触发角度不随输出电压、负载及工作频率的变化而改变,并在一定范围内具有可调性.     

Verilog HDL modeling and design of 10Gb/s SerDes full rate CDR in 65nm CMOS

Phase locked loop （PLL） is a typical analog-digital mixed signal circuit and a method of conducting a top level system verification including PLL with standard digital simulator becomes especially significant. The behavioral level model （BLM） of the PLL in Verilog-HDL for pure digital simulator is innovated in this paper, and the design of PLL based clock and data recovery （CDR） circuit aided with jitter attenuation PLL for SerDes application is also presented. The CDR employs a dual-loop architecture where a frequency-locked loop acts as an acquisition aid to the phase-locked loop. To simultaneously meet jitter tolerance and jitter transfer specifications defined in G. 8251 of optical transport network （ ITU-T OTN） , an additional jitter attenuation PLL is used. Simulation results show that the peak-to-peak jitter of the recovered clock and data is 5.17ps and 2.3ps respectively. The core of the whole chip consumes 72mA current from a 1.0V supply.