基于LMF100的自动跟踪带通滤波器的设计与实现

开关电容滤波器较其他滤波器更易实现对信号频率的跟踪滤波.采用LMF100开关电容滤波器芯片和锁相环电路MC14046,研究与设计了一种简单实用的自动跟踪带通滤波器.该滤波器是一个四阶的由LMF100中两节工作模式1的二阶带通滤波器级联构成,使用MC14046锁相环和双BCD同步加计数器MC14518对输入信号产生100或50倍频脉冲作为LMF100的时钟,实现带通滤波器中心频率的自动跟踪.实验结果表明,该滤波器取得了较好的跟踪滤波效果.     

一种应用于FPGA时钟管理单元的锁相环设计

设计了一种应用于FPGA时钟管理的可变带宽锁相环.该锁相环采用开关电容滤波器实现可变电阻滤波功能,用反比N电流镜(N为反馈分频系数)来为电荷泵提供偏置,使电荷泵电流与偏置电路电流成1/N的比例关系.本文还提出了用虚拟开关减少了开关两端电压的非理想电荷效应,并设计了一种5级延时单元组成的环形压控振荡器,显著提升了输出频率范围.该锁相环实现了环路带宽与输入频率比值固定,从而使环路带宽能够自动跟随输入频率在较宽范围内变化,保证了其稳定性.本文采用CMOS 65nm数字工艺流片,电源电压为1.2V,作为时钟管理单元IP核嵌入于复旦大学自主研发的FDP5FPGA芯片中.测试表明,本文设计的PLL环路带宽在0.7MHz到13.4MHz能够跟随输入频率在18~252MHz范围内变化,输入频率与环路带宽比值近似为20,产生762MHz~1.7GHz的宽范围输出时钟,阻尼因子均方差不超过8%.     

实现狭带开关电容滤波器的新方法

本文给出实现狭带开关电容滤波器的一种新方法,文中所提出的电路,仅应用两相时钟,它不仅灵敏度较低,简便易行,而且适于集成,具有通用性.作为例子,文中给出六阶椭圆狭带开关电容滤波器电路.实验结果与理论相符,具有一定的实用价值.     

开关电容滤波器的设计与应用

文章阐述了开关电容滤波器的结构与工作原理，并给出了MAX7400～MX7415系列集成开关电容滤波器的设计实例。     

基于LCL滤波的PWM整流器新型控制策略

针对LCL滤波器存在的谐振问题,提出一种基于固定开关频率控制的LCL滤波PWM整流器控制策略.利用系统延时和固定开关频率控制本身的阻尼,通过调节PI调节器的采样时间实现系统稳定,采用简化电容传感器设计,优化系统结构.仿真实验及结果分析表明,系统动态性能良好,网侧电流谐波明显减少,滤波器产生的谐振得到了有效抑制.     

用PSCF设计自适应带通滤波器

为了解决信号处理和测量中信号为慢时变雎衰以和噪声干扰较大的难题，设计了一种自适应带通滤波器、该滤波器以可编程开关电容滤波器和锁相环为核心，其显著的特点是ＡＤＢＦ的滤波频率可以自适应地跟踪输入信号的频率，而且它的Ｑ值和中心频率可以独立编程。     

一种适用于802.11a/g无线局域网接收机的实时压扩开关电容模拟基带电路(英文)

由于采用正交频分复用(OFDM)技术,802.11 a/g无线局域网接收机的模拟基带电路需要克服12 dB峰均功率比(PAPR).本文设计了一种基于实时压扩方式的模拟基带电路,主要包括5阶开关电容低通滤波器和10-bit流水线模数转换器.滤波器的截止和时钟频率分别为10 MHz和100 MHz,模数转换器的采样时钟为25 MS/s.经滤波器压缩的信号直接经过模数转换器,同时信号扩展在后端数字域完成,无需采用模拟放大器恢复信息.因为动态范围扩了2 bit,基于压扩方式的模拟基带功耗大约为传统基带的四分之一.本设计采用1.2 VIBM CMOS工艺实现,设计功耗为75mW.     

特性可调开关电容集成滤波器

近年来,适合于集成的开关电容滤波器(SCF)和有源RC连续时间滤波器的研究引起了人们的兴趣.这两种滤波器的转折频率或中心频率能由调节外部时钟或偏置决定.但通常SCF和有源RC连续时间滤波器的通带特性一经设计即告确定,很难随使用者的要求而改变.这使得集成化滤波器难以用于自适应和某些信号处理中需要时变滤波的场合.虽然现代工艺技术已有能力实现实时数字滤波器,以适应特性可调,但这种电路不仅规模大,集成度高,而且对大量面临的模拟信号,还需配置A/D和D/A作接口,因此成本较高.     

一种快速锁定数控锁相环

提出了一种快速锁定数控锁相环结构.该锁相环具有频率捕获模式和相位捕获模式2种工作模式.在频率捕获模式,通过提出的一种新的算法,可以迅速缩小参考时钟和反馈时钟之间的频率差.在相位捕获模式,数控锁相环能够达到更精确的相位锁定.为了验证提出的数控锁相环结构和算法,该数控锁相环电路采用SMIC0.18μm logic1P6M CMOS工艺实现,面积为0.2mm2,频率范围为48~416MHz.实测结果表明,数控锁相环只需要2个参考时钟周期就锁定在376MHz.数控锁相环锁定后功耗为11.394mW,峰峰值抖动为92ps,周期抖动为14.49ps.     

一种应用于超高速ADC中6G/8GHz的高精度正交时钟产生电路

正交时钟被广泛地用在正交频分复用(OFDM)通信系统的时间交织模拟数字转换器(ADC)中.正交信号的相位偏差和时钟抖动对整个系统都有着重要的影响.针对时间交织ADC的应用需求,提出一种宽带的输出相位可调的正交注入锁定分频器,通过调节注入信号和耦合信号的能量来改善因器件失配和工艺偏差等造成的正交信号的相位误差.在此基础上设计了一个基于LC压控振荡器的电荷泵型锁相环.该锁相环采用TSMC65nm工艺设计,正交时钟的频率输出范围是5.8~6.5GHz和7.1~8.3GHz,正交相位的平均误差小于0.26°,满足系统设计的预设指标.     

面向微处理器时钟发布的硅基无线发射器设计

基于硅基天线和电磁波传输的无线互连技术,设计实现了一种面向微处理器的无线时钟分布发射器电路,包括一个长2.6 mm、宽30 μm、集成在硅衬底（电阻率为10 Ω·cm）上的偶极折叠天线、高频锁相环、驱动和匹配电路.其中,硅基折叠天线提高了芯片的面积利用率,并通过在硅衬底与散热金属之间引入金刚石介质来提高折叠天线的传输增益.同时,为了减小信号传输功率的损失,在电路与硅基天线之间进行了阻抗共轭匹配,设计实现了中心工作频率11 GHz的低噪声锁相环,在频率偏移为3、10 MHz处的相位噪声分别达-116、-127 dBc/Hz.结果表明,所设计的发射器有效面积为0.85 mm2,能够提供低抖动、稳定的高频全局时钟源.     

GNSS软件接收机算法设计与仿真测试

从GNSS（global navigation satellite system）软件接收机的总体结构出发,阐述了GNSS软件接收机基本原理,设计了GNSS软件接收机的信号相关器及其工作流程,介绍了基于FFT的码并行搜索策略,在信号跟踪中详细给出了载波环路中的鉴相器和鉴频器设计。对于导航定位解算,讨论了各项误差的处理方法,包括钟差和简化的等效对流层误差模型,并给出了最小二乘法的具体实现步骤。仿真结果表明,软件接收机中采用伪码并行捕获方法、DLL环与FLL环辅助下的PLL环路算法可获得良好的效果。在考虑星钟误差、对流层误差、电离层误差和地球自转引起的偏差等误差源的条件下,最小二乘法解算的单点定位结果满足要求。     

基于HDMI视频信号接收的电荷泵PLL设计

介绍了一种实现HDMI中数字视频信号接收的方法,设计并实现了一种新的用于HDMI中像素数据和时钟信号恢复的电荷泵锁相环;通过V-I电路的改进降低了压控震荡器的增益,改善了控制电压的波动对压控震荡器频率的影响,从而减小时钟抖动;采用频率检测电路对输入时钟信号频率进行自动检测分段,可实现大的频率捕获范围,从而实现了对高达UXGA格式的数字视频信号接收;采用Hspice-RF工具对压控震荡器的抖动和相位噪声性能进行仿真,SMIC0.18μsCMOS混合信号工艺进行了流片验证,测试结果表明输入最大1.65Gbit/s像素数据信号条件下PLL输出的时钟信号抖动小于200ps.     

8～12.4GHz宽带频率合成器的设计

研究采用将ADI公司的ADF4350频率合成芯片输出信号多次倍频的方法来实现X波段的频率合成器。ADF4350频率合成器具有内置片上VCO(压控振荡器)和PLL(锁相环),集成度高、相位噪声低,工作频带宽,广泛用于无线电基础设备及测试设备,无线LAN,CATV和时钟发生器中。该频率合成器输出频率范围8~12.4G,频率步进50 MHz,相位噪声低于-75dBc@10kHz。     

一种应用于FSK调制器的数字可编程振荡器

介绍了一种可用作FSK调制器的数字可编程振荡器(DPO)的设计。该振荡器使用一片PLL电路LM565,其VCO的中心振荡频率由8031单片机经由CMOSCD4066开关所接的电阻阵列来控制。在88KHz-678KHz数字可变的频率范围内获得了良好的方波和三角波。将电路改动为一个正弦的DPO后,得到了一个由8031控制的相位连续的BFSK调制输出。     

On-Chip Built-in Jitter Measurement Circuit for PLL Based on Duty-Cycle Modulation Vernier Delay Line

Phase-locked loops (PLLs) are essential wherever a local event is synchronized with a periodic external event. They are utilized as on-chip clock frequency generators to synthesize a low skew and higher internal frequency clock from an external lower frequency signal and its characterization and measurement have recently been calling for more and more attention. In this paper, a built-in on-chip circuit for measuring jitter of PLL based on a duty cycle modulation vernier delay line is proposed and demonstrated. The circuit employs two delay lines to measure the timing difference and transform the difference signal into digital words. The vernier lines are composed of delay cells whose duty cycle can be adjusted by a feedback voltage. It enables the circuit to have a self calibration capability which eliminates the mismatch problem caused by the process variation.     

一种基于SPCE061A单片机的信号发生器

本系统由单片机控制模块、键盘、LCD数码显示屏、DAC输出电路、MAX038和末级放大电路构成。用单片机和MAX038产生频率可调电压可调、稳幅正弦波、方波、三角波。整个系统结构紧凑,电路简单,功能较大,可扩展性强。     

波形发生器MAX038实现无相差锁相应用及方法研究

介绍了高频波形发生器MAX038的特点、内部框图和工作原理.阐述了以MAX038为核心实现无相差频率跟踪的方法和原理,设计了无相差锁相应用的完整电路,分析和讨论了电路的构成原理及应用中涉及的问题.实验结果证明此应用方法是正确的.     

适用于4通道100 Gbps SerDes的两级架构正交12.5 GHz低功耗低抖动时钟发生器

为了缓解多通道SerDes中高频时钟信号在长距离传输中引入的噪声过大和功耗过高的问题,设计了一种应用于多通道的低功耗低抖动两级锁相环结构;同时为了进一步降低噪声性能,在第2级锁相环中设计了一种采样鉴相器。该设计将第1级LC振荡器锁相环产生的低频时钟信号（3.125 GHz）传输到各通道收发机后,将该信号作为第2级参考信号,再采用小面积的环形振荡器锁相环产生正交的高频时钟 (12.5 GHz),这种结构降低了高频时钟在片上长距离传输的距离,提高了收发机的时钟质量;此外该技术避免了使用高频缓冲器,降低了功耗。其中第2级锁相环通过无分频鉴相技术提高了第2级环振锁相环的噪声性能。该时钟发生器电路整体功耗为100 mW,第1级锁相环相位噪声拟合后为-115 dBc/Hz,第2级环形振荡器电路在1 MHz处相位噪声为-79 dBc/Hz,锁相环电路产生的时钟信号整体抖动为2.7 ps。正交时钟偏差在300 fs以内。相比传统时钟发生器,该设计性能有较大提高,功耗有明显降低,适合应用于100 Gbps SerDes中。     

A PLL Clock Frequency Multiplier Using Dynamic Current Matching Adaptive Charge-Pump and VCO Frequency Reuse

A 3.5 times PLL clock frequency multiplier for low voltage different signal （LVDS） driver is presented. A novel adaptive charge pump can automatically switch the loop bandwidth and a voltage-controlled oscillator （VCO） is designed with the aid of frequency ranges reuse technology. The circuit is implemented using 1st Silicon 0.25 μm mixed-signal complementary metal-oxide-semiconductor （CMOS） process. Simulation results show that the PLL clock frequency multiplier has very low phase noise and very short capture time .