一种JPEG2000算术编码器的优化算法与实现

通过对索引表和概率间隔区间更新条件的分析,提出了一种JPEG2000算术编码器的部分并行优化算法.在连续编码两个数据对时,通过预测间隔区间的变化,可以一次完成索引表和间隔区间的更新,从而减小了编码数据的关联性,实现了算术编码器的部分并行编码.设计了基于3级流水线的JPEG2000算术编码器,并通过了FPGA验证.试验结果表明,该算法平均每个时钟编码1.58对数据,比每个时钟编码1对数据的普通算法,编码效率提高了58%.     

PCIE2.0中8b/10b编码器的实现与扩展

针对用于PCIE2.0物理层的8b/10b编码器及其扩展的16b/20b编码器,设计了一种新的实现方式.将8b/10b编码分为5b/6b编码和3b/4b编码两个子模块,根据PCIE2.0协议中规定的编码表采用极性分组和卡诺图化简的方式得到子模块逻辑表达式并组合实现8b/10b编码.然后分析了由其扩展的16b/20b编码器中3种不同流水线级数的实现方式,使用Synopsys的Design Compiler工具在SMIC55 nm工艺下进行综合,在250 M时钟频率下的组合逻辑资源面积仅为223μm² ,并根据综合结果分析了流水线级数对编码器性能的影响.     

基于异步替换的异步流水线设计

本文提出了异步替换的概念,即将同步流水线的控制通路和数据通路分离,然后将控制部分用异步结构实现,替换同步控制结构,以完成异步流水线的设计。本文首先提出并证明了基于寄存器的异步流水线结构能够获得与同步流水线相似的性能。一个用于异步替换的设计流程被提出,并被用于一款16位DSP的设计。结果显示,与同步结构相比约20％的性能获得了提升,这证明了异步替换的可行性。利用异步替换,可以充分利用同步流水线的丰富资源方便地设计异步流水线。     

基于Wishbone总线接口的LDPC码编码器设计

在传感器控制系统中,Wishbone是SOC的三大总线标准之一.文章采用可重构的方式设计了一种基于Wishbone总线的LDPC码编码器,可以运用到传感网的无线通讯中.该设计采用RU算法,减小了编码复杂度,将电路设计成流水线形式,可以根据编码器工作状态自适应地响应总线上的信号.对码率为1/2,码长为255、510和10...     

JPEG 2000自适应算术编码器FPGA设计

研究JPEG 2000标准中自适应算术编码器的硬件实现问题, 提出一种适合ASIC实现的并行结构, 并在FPGA上对其进行了仿真验证.该设计使用VHDL语言在RTL级描述; 并以XILINX XC2V8000-5FF1152为基础, 在ISE 5.2下完成综合及后仿真.在整个JPEG 2000设计中, 最高工作时钟66 MHz, 自适应算术编码器处理速度可达到0.25 bit/cycle.     

一种改进的QC-LDPC码及其编码器FPGA实现

为了提高低密度准循环奇偶校验码（quasi-cyclic low density parity check codes,QC-LDPC）的编码码率灵活性和降低该码的实现复杂度,提出了一种改进的 QC-LDPC 码构造方法,并通过构造校验矩阵设计出了几种高码率码型,仿真结果表明该码在中、长帧长时性能优于相近参数的传统 QC-LDPC 码;针对该码型设计了一种基于随机存取存储器（random-access memory,RAM）的编码器硬件架构,通过存储地址指针实现对校验矩阵的存储,使得编码器能灵活地实现变码率和变帧长编码。采用 verilog 硬件描述语言在 Spartan-3 XC3S1500芯片上实现了编码器。综合结果显示：新的硬件编码架构较基于移位寄存器的传统 QC-LDPC 码的编码器硬件架构,在编码延时保持相同而硬件资源大幅降低的情况下,编码器系统的最高频率达到了225．174 MHz,能满足高速编码需求。     

面向大型流水线机算术表达式的一个优化算法—特征数法

现代大型流水线机的一个重要特点是采用高度并行、重叠技术,因而程序的优化必须着重考虑影响机器效率的主要因素,从面向语言的优化转为面向计算机的优化,消除机器运算的相关性,以便获得高效运行的目标代码。本文在对一些算法评论的基础上,给出一个在大型流水线机上实现算术表达式优化的算法——特征线法。一、对几个算法的评价我们都知道,在单一处理机上算术表达式的编译算法通常采用按算符的优先级,从左到右     

算术编码的附加位技术及其应用

算术编码是一种高效的熵编码,但是算术编码的非分组性阻碍了算术编码的灵活应用,深入分析算术编码的计算机实现算法,发现用有限长寄存器表示无限长小数,其编码输出流是可以分割的,提出了实用的算术编码附加位技术,可以在编码输出流的恰当位置嵌入附加信息而不影响解码的正确,给出了这种技术的两个应用实例,易于用单片机实现的心电数据无损压缩方法以及对JPEG图象压缩方法的改进。     

基于RISC技术的MCU核的设计与研究

介绍了一种基于RISC体系结构的微控制器IP核—8位MCUCore的设计与实现。按照自顶向下的系统级设计思想,利用verilog语言进行寄存器传输级的描述,优化时序控制和结构设计,完成了与主流产品兼容的,具有取指、执行、回写三级流水线,单周期单指令（程序转移指令例外）,高速、稳定的IP核。     

可编程逻辑器件的应用

从3个方面讨论了可编程器件的应用．首先，使用了一个串入并出移位寄存器“74164”宏单元，将一路数据流分成两路．这种方法实际用了MAX PLUSⅡ软件提供的移位寄存器宏单元，使用起来简单、方便．第2种设计方法的特点是针对FLEX系列器件结构在查找表结构的基础上，对工作速度和占芯片面积进行优化．第3种方法是用VHDL语言编制一个4位二进制同步计数器，用语言描述的特点是描述能力强，覆盖面广，抽象能力强．     

基于FPGA的时间数字转换器的编码器

时间数字转换器的编码器需要把温度计码转换1-0(0-1)跳变处的二进制位置码。针对FPGA的查找表结构,实现了处理任意2m位温度计码的3种行为级编码器(顺序查找法、折半查找法和累加法)和4种数据流级编码器(wallace树、胖树、MUX和ROM)的算法描述,并在EP3C25E144I7中实现。通过对比编码器的LUT使用个数、最短路径延时、最长路径延时和毛刺,发现在FPGA上性能相近且最优的是胖树结构和ROM结构的编码器。ROM结构比胖树结构更易于被编程实现和移植。     

千兆以太网1000BASE-T收发器物理编码子层系统及芯片设计

提出了一种优化而可行的系统结构,并以硬件实现了千兆以太网物理编码子层.该系统主要电路模块包括:递归式系统卷积码和网格编码器,以达到约6 dB的编码增益;优化的逻辑电路,以实现符号映射,替代了约6 KB的ROM;并行搜索阵列电路,以实现物理编码子层的训练.仿真及FPGA验证结果表明,该系统的关键路径时延小于7 ns,符合802.3标准.     

基于B-W变换的数据压缩方法

介绍一种基于Ｂ＿Ｗ变换的数据压缩方法．该法首先将数据序列作Ｂ＿Ｗ变换,使得相同的符号尽量集中在一起,然后再作前移编码,使待编码的序列中含有大量的０符号,从而可采用Ｈｕｆｍａｎ编码或算术编码,提高压缩效率．实验表明,这一方法的效率比常用的ＬＺＷ或算术编码的效率有较大的提高．     

基于标定原理的单磁极编码器设计

与光电编码器相比,磁性编码器结构简单,易实现微型化,且不受尘埃和结雾的影响。但其分辨率和精度较低且难以提高,严重制约了其发展和应用。针对单磁极编码器,提出一种基于标定查表的信号处理方式,用高精度光电编码器进行标定,采用FPGA(Field Programmable Gate Array)进行信号处理,采用两相电压分区间查表得到角度值,突破了技术瓶颈,实现了分辨率31 757 p/r、精度12位(4 096线)的角度输出。     

一种结合H.264/AVC CABAC熵编码器特征的视频选择性内容加密算法

为了对数字视频内容进行快速高效加密,提出了一种新的选择性内容加密算法.在H.264/AVC的场景自适应算术编码（CABAC）熵编码器的“二进制算术编码”阶段引入伪随机化.通过CABAC熵编码器的M编码器,自身完成视频数据单元的加密操作,无需额外的加密模块.实验表明：新算法不会降低CABAC熵编码器的压缩效率,加密后的视频码流有效地隐藏了源视频的可视信息.     

对称不定矩阵的校正分解

在分析对称正定矩阵的校正分解算法的基础上，提出了解决对称不定矩阵的校正分解算法，一对称不定矩阵的Bunch-Parlett分解需要0(n^3)次运算，而根据对称不定矩阵的Bunch-Parlett分解得到的Bunch-Parlett校正分解算法仅需0(n^2）次运算，数值结果也比较稳定。     

移动无线网最短路径优先协议的设计

目的研究实现分组无线网在移动条件下的应用,方法采用邻接表监视无线链路的连通性,链路状态表跟踪网络拓扑结构的变化,在此基础上采用Ｄｉｊｋｓｔｒａ算法实现了分的最短路径优先寻径。结果设计的分组无线网最短路径优先协议可提高网络的可靠性和抗毁性,并充分利用无线信道的广播特性。结论由此验证无线最短路径优先协议适用全分组无线网。     

基于时序与集合的SDN流表更新策略

流表更新是软件定义网络中不可忽视的问题.针对SDN(软件定义网络)流表更新一致性问题提出一种基于时序与集合的流表更新方案,将交换机根据新旧路径分类,分类集合按次序分别进行更新,首先将新流表更新完毕以保证传输,最后删除旧流表.仿真实验表明,在相同网络速率下,方案保证了流表更新的一致性,更新时间较短,控制负载较低,并减小了交换机流表空间的占用.