基于多GPU的正则表达式匹配技术

针对传统正则匹配性能低下的问题,设计了基于多GPU的正则表达式匹配引擎,并采用折半分组优化算法解决了有限状态自动机在大规模正则集合情况下由于空间爆炸无法使用的问题,并做了相关的优化,提升了数据匹配速度.实验结果表明:基于多GPU的正则表达式匹配性能较CPU提升了61倍,其数据吞吐率远优于其他加速方式.     

支持多正则表达式匹配的硬件结构

针对多正则表达式匹配已经成为制约网络安全系统性能瓶颈的问题,提出一种硬件四级流水线的多正则表达式匹配结构。该结构对多条正则表达式统一处理,将正则表达式切割成字符串和循环控制,采用字符串匹配结构处理字符串,并设计专用硬件电路处理循环限制。实验表明,该硬件结构在Virtex2和Virtex4 FPGA上分别可以达到1.9和2.1Gb/s的匹配性能,与国外相关研究成果相比,消耗更少的存储空间,并支持更多的正则表达式。     

基于FPGA的动态部分可重构高性能计算实现

针对大规模集群系统中的加速计算阵列或工作组内加速计算节点资源共享模式,提出了一个通用处理节点通过网络互联动态部分可重构计算节点的高性能计算体系架构,设计实现了一种基于FPGA的动态部分可重构计算节点,该动态部分可重构计算节点具备动态部分重构能力,可以根据应用需求动态加载不同的计算功能单元.基于Avnet的Virtex-4开发板,实现了基本硬件结构和动态部分可重构计算节点硬件原型,在此基础上生成全局配置数据文件及计算功能单元对应的部分配置数据文件,实现了动态部分可重构计算节点上的软件系统及远程访问接口库.实验结果表明,该设计以较小的资源实现了较多的功能,动态部分可重构计算节点可以很好的完成计算任务,并能有效地提高系统性能.     

入侵检测中字符匹配系统的FPGA实现

在入侵检测系统中,由于基于软件的字符匹配系统受处理器性能与软件串行执行等因素影响,处理速度有限,故设计并实现了基于FPGA的字符匹配系统.以硬件电路的实现方式提升处理性能,并采用了适合于FPGA运算的XORHash算法快速计算地址,从地址中取数据进行匹配,并实现数据的并行处理.通过在原有入侵规则实现逻辑上进行修正,实现规则的更新,通过预处理对冲突的模式串单独匹配解决了冲突.实验结果显示,系统的数据处理能力达到了129Gbps,为软件方法的35倍以上.当处理更多Snort规则时,系统吞吐量不受影响,资源的消耗增加很少.     

一种新型的单芯片级可进化硬件系统

针对可进化硬件（EHW）系统的需求,设计实现了FDP-2-SOPC芯片,芯片中嵌入了CPU和FPGA两种IP核,可实现硬件电路的重构和进化;以该芯片为系统核心建立了一种新型的软硬件结合的单芯片级EHW系统.为了提高电路重构速度,设计了针对EHW需求的快速局部重配置技术;为提高遗传算法的执行速度,设计了专用的随机数产生器...     

一种高效动态信道化接收机设计

提出了一种动态可重构信道化方法,解决了宽带信号跨信道问题.给出了动态可重构信道化接收机的设计方案,并对各部分硬件电路的设计进行了详细阐述.在FPGA内部实现了动态可重构信道化高效结构,并给出了该高效结构各组成模块的实现方法,该高效结构可大量节省FPGA的硬件资源.动态可重构信道化方法无需知道信号的调制形式即可实现宽带信号的动态重构,具有较强的通用性.     

FPGA可重构技术实现并行计算系统的应用研究

随着大规模可编程器件FPGA复杂度的增加,设计者可以根据不同的应用需求,以FPGA作为可重构硬件,设计和构造面向某种算法的具有专用硬件的高速和软件编程灵活性能的可重构计算系统。在现代大规模逻辑设备的越来越强的能力支持下,各种可重构计算系统的研究,使得构造有关新的计算机体系结构的某些"概念验证"成为现实。介绍FPGA可重构硬件器件特点、可重构计算系统的概念,可重构计算系统的设计方法及其在实时三维立体视觉系统中高速并行计算上的应用。     

手持设备中图形加速引擎BitBLT的设计

在讨论手持设备中图形加速引擎BitBLT的功能、结构、电路实现的基础上,重点阐述了实现设计中总线宽度、多时钟设计、显示存储器仲裁逻辑、颜色扩展的实现等关键问题,通过对速度、功耗和面积等因素的优化处理和折衷考虑完成了图形加速引擎BitBLT设计,并给出了逻辑仿真及FPGA验证的结果．该设计采用流水线处理结构,能达到非常快的处理速度,数据处理速率可达到1 byte/时钟,同时进行了功耗优化．     

基于规则分组的DFA正则表达式匹配算法

模式匹配因误报率低和漏报率低被入侵检测所采用.在使用正则表达式构造DFA时,因状态爆炸导致匹配算法需要较多的存储空间和运行时间,算法效率低下,采用规则分组后,可以在一定程度上抑制状态爆炸问题.根据缓存中的历史记录对正则表达式进行分组,既能利用规则分组减少状态总数,抑制状态爆炸,又能减少因每次重新构建DFA所带来的开销,提高了匹配效率,有利于提高入侵检测的实时性、准确性和高效性.     

动态可重构众核处理器仿真平台设计

针对众核处理器,提出了一种基于计算资源划分机制的动态可重构技术.该技术以虚拟计算群为核心,设计了基于硬件支持的动态可重构子网划分和动态可重构的Cache一致性协议以及动态在线的计算资源调度算法,并对系统级多核仿真平台Gem 5进行了扩展.同时,采用实际测试结果验证了众核处理器中动态可重构技术的有效性.结果表明,动态可重构技术可以提高众核处理器的资源利用率,实现动态可重构的Cache一致性协议以及单一矩形物理子网覆盖的子网划分机制.     

基于深度学习的FPGA快速布局算法

本文提出一种新型的基于深度学习的FPGA快速布局算法,将FPGA布局转化为动态的进行逻辑单元块的选择和逻辑单元块位置确定的过程,从而实现电路网表在FPGA上的逐步布局.其中每一个逻辑单元块的位置确定由训练好的深度学习网络预测实现,所有逻辑单元块位置确定之后采用基于交换的快速详细布局算法进行优化.实验中使用MCNC基准电路进行测试,将测试结果与VPR中基于模拟退火的布局算法进行对比,结果表明:在关键路径延时平均9.8%布线后的损失代价下,整个布局过程的运行速度平均提升了24.54倍,其中处理十万量级大规模电路实现64.9倍的速度提升.     

水下声学调制解调器动态可重构数字系统设计与实现

提出一种动态可重构的水下声学调制解调器数字系统, 此系统将调制、解调模块定义为可重构模块, 根据水下声学信道的检测结果, 动态调整其调制解调方式和数据率, 以提供低误码率、低能耗的通信。在Xilinx XUPV5 FPGA开发板上完成数字系统的实现与软硬件协同验证, 结果表明功能正确, 数字系统可以动态配置为2FSK和2PSK模式。与传统FPGA实现方法相比, 动态可重构的设计方法提高了算法设计的灵活性, 节约了数字系统硬件实现的资源。     

水下声学调制解调器动态可重构数字系统设计与实现

提出一种动态可重构的水下声学调制解调器数字系统,此系统将调制、解调模块定义为可重构模块,根据水下声学信道的检测结果,动态调整其调制解调方式和数据率,以提供低误码率、低能耗的通信。在Xilinx XUPV5 FPGA开发板上完成数字系统的实现与软硬件协同验证,结果表明功能正确,数字系统可以动态配置为2FSK和2PSK模式。与传统FPGA实现方法相比,动态可重构的设计方法提高了算法设计的灵活性,节约了数字系统硬件实现的资源。     

基于JAVA反射机制的规则引擎设计与实现

根据专家系统的推理机制和JAVA语言的反射机制设计实现了一个规则引擎,该规则引擎利用XML文档存储规则RETE算法匹配规则.应用程序通过实例化类调用规则引擎,改变了传统企业中业务过程和企业信息紧密耦合的情况,降低了企业信息系统的维护成本.     

一种高速高精度全数字SDC转换器设计

SDRC转换器是一种广泛应用于冶金、航海等位置和方位同步指示系统以及火炮、雷达等伺服系统中的传感器.在研究了CORDIC算法原理的基础上,采用FPGA芯片和QuartusⅡ8.O专用FPGA设计软件设计了一种基于该算法的高速高精度SDRC转换器的硬件电路,并通过Synplify Pro8.0进行综合优化,最后给出了Modelsim SE仿真和Synplify Pro综合结果.基于该算法的设计结果表明SDRC转换器相位精度可达到0.02°,电路系统时钟可达200 MHz以上.设计实现了更小的电路规模,优于一般采用查表法结构设计的电路,具有较 .高的应用价值.     

基于状态子集编码的快速DFA构造算法

网络深度包检测等网络应用广泛采用正则表达式匹配技术检测网络中的传输内容,正则表达式用非确定性有限自动机(NFA)或者确定性有限自动机(DFA)实现.网络应用对匹配速度要求很高,相比NFA,DFA具有确定性的匹配速度,但所有基于DFA的方法需要预先从NFA构造一个与之等价的DFA,于是DFA的构造成为系统瓶颈之一.为此通过深入探索自动机内在运行特性———NFA状态间活跃关系和NFA中导致DFA空间膨胀的因素,设计了一种NFA状态子集的编码方法和查询方法,显著减少了DFA构造过程中状态子集的查询代价.基于入侵检测与防护系统Snort中的真实规则集的实验表明,与传统的子集构造算法相比,该方法减少了88.33%~93.57%的DFA构造时间.     

一种新型的多DSP图像处理系统的设计与实现

提出并实现了基于TI的TMS320C6414多DSP的实时图像处理系统．该系统采用模块化设计和多总线结构,使用FPGA设计了一种LINKS作为DSP之间的专用图像传输通道,其传输速度可以达到3．2Gbit／s.使用DSP的McBSP构成命令通道,用以传输DSP之间的命令消息．既可以实现点对点的通信,也可以实现广播方式的通信,并且使该系统具有极强的可扩展性,而且可以实现拓扑结构的动态可重构．系统可以根据图像处理算法并行化结构的改变,通过编程实现流水线、SPMD或MPMD结构,以得到较高的并行化效率．     

基于参数设定的正则表达式匹配算法

为了解决现有正则表达式匹配算法在时间复杂度与空间复杂之间的平衡问题,提出一种通过参数动态设定的确定有限自动机(dynamic parameters DFA,DPDFA)的正则表达式匹配算法.首先对现有典型正则表达式匹配算法进行性能分析,指出它们在内存占用、规则匹配时间、可扩展性方面存在的不足.然后给出DPDFA算法的设计思想:先设定组合后状态数上限,分离组合表达式之间的互斥性,从而降低内存占用;再设定状态数增长率参数,将表达式进行切片,隔离状态数膨胀片段,降低它们之间的歧义匹配,从而节约匹配时间.试验结果表明,DPDFA算法在时间复杂度方面优于D2FA约23%,在空间复杂度方面优于m DFA约43%,在拓展性方面优于XFA近260%,整体匹配效率方面也优于其他算法.     

FPGA实现高速加窗复数FFT处理器的研究

研究采用FPGA设计高速专用FFT处理器的实现方法，使处理器能对复数数据顺序进行加窗、FFT及模平方运算．本设计具有4个特点：设计实现了只用一个运算单元进行以上3种运算的方案，有效地节省了逻辑资源；采用流水方式提高了系统的处理速度，使通信、计算、存储等操作协调一致；采用块浮点算法使系统兼有定点运算速度高与浮点运算精度高的特点；采用TMS存储模式，降低了对外围电路的速度要求．该设计方法可以广泛应用于高速数字信号处理领域．     

实现FPGA高效动态可重配置的触发器电路

设计了一种在现场可编程逻辑阵列(FPGA)内可供配置的触发器电路结构.主要特点是:不需要浪费FPGA内组合逻辑的资源,就可以独立配置出56种全部常用类型的D触发器电路或锁存器电路;以FPGA在配置简单时序电路时增加50%面积的代价降低了配置为复杂时序电路时70%的延时和90%的面积.同时针对Xilinx Virtex系列FPGA动态重配置速度较慢的缺点,在触发器电路中加入了抓捕与写回电路;提出了通过硬件电路来实现重配置状态保存和写回的方法.与Xilinx Virtex器件完全用软件实现的方法相比,加快了FPGA动态重配置电路的速度.