基于滑动窗译码的不规则原模图LDPC卷积码的构造

时延是现代通信系统的一个重要指标。滑动窗译码能够在保证性能的基础上降低时延。基于滑动窗译码提出了一种不规则原模图低密度奇偶校验(low density parity check,LDPC)卷积码的构造方法。通过对基于AR4JA(accumulate-repeat-by-4-jagged-accumulate) 的LDPC卷积码在AWGN（additive white Gaussian noise）信道下的P-EXIT性能分析发现,利用这种构造方式能够设计出多码率并且在BP译码和滑动窗译码方式下都能逼近容量限的LDPC卷积码。计算机仿真证明了基于AR4JA的LDPC卷积码性能优于规则的LDPC卷积码,而且在滑动窗译码方式下在降低至少56.7％时延的同时表现出了很好的性能。结合提出的不规则原模图LDPC卷积码的构造方法和滑动窗译码得到了一种能够实现译码时延与码字性能良好折中的码字构造有效方式。     

一种RS码与LDPC码的交织迭代编译码方案

为了提高通用战术数据链的信道纠错能力,同时降低编译码时延,设计了一种RS码与LDPC码的交织迭代编译码方案。该方案通过RS码与LDPC码的交织编码,有效提高码字相关性;通过RS码硬判决译码和联合迭代软译码相结合,能在保证译码性能前提下降低译码时延。仿真结果表明,该方案在一定译码时延下,明显提高译码性能。     

具有高速并行译码结构LDPC码的构造

针对可实现高速并行译码的低密度校验(LDPC)码,提出了一种LDPC码的构造方法.该方法用代数的方法构造一个校验矩阵,适当地选择构造时的参数,可以消除校验矩阵中的小环,以保证所构造码字的性能;再按照一定的规则对所构造校验矩阵的行进行重新排列,可使得重排后的矩阵具有分块结构.仿真结果表明,采用这种分块结构,使得LDPC码的部分并行译码在工程实现上成为可能,按照该方法构造的LDPC码的性能与随机构造的码字相当.     

基于循环差族构造的高码率低密度校验码短码

为了降低编码的复杂度,基于组合数学的方法构造出一类高码率低密度校验(LDPC)码短码。该方法由循环差族构造出一类参数λ为1的平衡非完全块设计(BIBD),再基于这些BIBD构造LDPC码。构造出的LDPC码具有准循环特性,因此编码复杂度低。码字的Tanner图中没有长度为4的环路,在采用置信度传播译码时具有很好的译码性能。仿真结果表明:基于循环差族构造出的LDPC码具有与随机构造的LDPC码相当的性能。构造出的码字适用于手持数字视频广播系统。     

基于循环差族构造的高码率低密度校验码短码

为了降低编码复杂度,基于组合数学的方法构造出一类高码率低密度校验(LDPC)码短码。该方法由循环差族构造出一类参数λ为1的平衡非完全块设计(BIBD),再基于这些BIBD构造LDPC码。构造出的LDPC码具有准循环特性,因此编码复杂度低。码字的Tanner图中没有长度为4的环路,在采用置信度传播译码时具有很好的译码性能。仿真结果表明:基于循环差族构造出的LDPC码具有与随机构造的LDPC码相当的性能。构造出的码字适用于手持数字视频广播系统。     

基于有限域的LDPC卷积码构造算法

采用有限域方法研究获得具有快速编码特性的规则、时不变LDPC（Low-Density Parity-Check,低密度奇偶校验）卷积码的构造算法. 首先给出基于有限域GF(q)所构造的准循环(QC)LDPC码的基矩阵结构特性;然后提供了一种新的代数构造及其对应的修正的矩阵结构;最后,根据QC与LDPC卷积码之间的环同构关系,获得了具有快速编码特性的LDPC卷积码的多项式矩阵结构. 代数构造方法简化了整个构造过程. 而LDPC卷积码的快速编码特性减小了编码复杂度,简化了编码器结构. 用基于置信传播(BP)的译码算法在加性高斯白噪声(AWGN)信道上获得的仿真结果表明,与其他结构化LDPC卷积码相比,文中所构造的码具有更好的性能.     

基于遗忘系数的LDPC译码算法研究

长LDPC码的Tanner图中通常没有环路,此时LLR BP译码算法是性能最优的软判决译码算法.而短LDPC码的Tanner图中通常存在环路,因此变量节点之间的信息就不再相互独立,这时LLR BP译码算法的译码性能就会下降.针对短LDPC码的特点,提出一种改进型LLR BP译码算法,利用遗忘系数来计算该算法中的参数.仿真结果表明,与LLR BP译码算法、Normalized BP译码算法以及Offset BP译码算法相比,改进型LLR BP译码算法能够在降低算法复杂度的同时提高环路存在情况下的LDPC译码性能.     

基于FPGA的准循环LDPC码低时延译码器设计

针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构. 该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延. 该结构适用于大部分准循环LDPC码,且译码迭代一次只需约2倍缩放因子大小的时钟数量. 与非流水线译码结构相比,在不增加资源占有率的情况下,译码时延降低到原来的1/7.      

面向磁记录信道的原模图LDPC码译码器的FPGA设计

针对传统原模图低密度奇偶校验（low density parity check,LDPC）码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器。该译码器信息更新采用基于TDMP（turbo decoding message passing）分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略。硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码。     

神经网络能量函数在卷积码译码算法中的应用

文章分析了神经网络在信道编码领域的应用 .利用神经网络的退火算法 ,建立了新的基于 Hopfield神经网络的能量函数 ,借助卷积码的栅格 ( Trellis)图和新的能量函数提出了一种卷积码译码算法 ,仿真结果显示新的译码算法和最大似然 ( ML)译码算法的性能相似 ,该译码方案复杂度降低 ,易于软件实现     

一种改进的时不变LDPC卷积码构造方法

提出一种新的时不变LDPC卷积码构造算法。对Tanner等的构造方案进行改进,产生了给定码率下的LDPC卷积码多项式矩阵;根据卷积码特性,对该多项式矩阵进行修正,获得具有最大给定编码记忆和快速编码特性的改进的时不变LDPC卷积码。该算法具有的快速编码特性可以降低硬件实现时的编码复杂度。该算法获得的在给定码率下具有最大给定编码记忆的特性可提高译码性能。对码的特性参数和仿真结果的分析表明,文中构造的时不变LDPC卷积码是优异的。     

具有较大围长的（n,3,k）LDPC码构造方法

消除短环已成为提高低密度奇偶校验(LDPC)码译码性能的重要措施。基于不含短环的(n,2,k)规则LDPC码,提出了一种更具实用价值的(n,3,k)规则LDPC码的构造方法。利用该方法可以完全消除(n,3,k)规则LDPC码中存在的4-环、6-环及8-环。在AWGN信道下仿真结果证明了该方法的有效性,所产生围长为10的码达到了非常优越的性能。     

一种改进的LDPC码译码算法研究

针对传统BP算法运算复杂度较高的问题,将BP算法和WBF算法相结合提出LDPC码改进译码算法。在每次BP迭代译码中加入校验式判断,并利用一定的翻转判据进行加权。然后对满足条件的位进行翻转,再次进行校验式判断,加快获得许用码字的速度。在加性高斯白噪声信道下的仿真结果表明,此改进译码算法能有效降低译码的平均运行时间,并且能够保持和传统BP算法一样的优异译码性能。并针对不同最大迭代次数,不同码长,不同码率情况,对改进译码算法和传统BP算法的性能进行详细比较。     

基于CCSDS标准的串行级联卷积码高速并行译码方法

针对CCSDS标准中串行级联卷积码（SCCC）的自适应编码调制方式的定义,分析比较了Log-MAP算法和基于乘性修正的Max-Log-MAP算法的译码性能和实现复杂度;提出了一种可支持多种编码方式的通用、低复杂度、高编码增益的并行译码方法.基于FPGA硬件平台进行原理验证,实现了一个可同时支持8种编码方式的高速并行、高吞吐量、低时延的SCCC译码器,译码器最高吞吐量可达300 Mbit/s.      

LDPC和积译码的一种改进算法

性能逼近Shannon限的低密度奇偶校验(Low-Density Parity-Check,LDPC)纠错码,在实际应用中需要解决的问题是尽可能降低译码的复杂度.本文概要分析了低密度奇偶校验码的和积译码算法,并基于该算法,提出了一种新的LDPC的和积译码改进算法一差分译码算法,选择若干个绝对值最小的差分值进行运算.理论分析和仿真验证结果表明:本文提出的改进算法可进一步降低了译码复杂度,并使译码性能得到一定提高.     

基于原模图LDPC码的联合信源信道译码器的硬件实现

采用FPGA(field programmable gate array)设计基于原模图低密度奇偶校验(low density parity check,LDPC)码的联合信源信道译码器,信道部分和信源部分都是由原模图LDPC码组成.在原模图LDPC码联合译码器的硬件实现架构中,通过2步循环扩展得到了适合硬件实现的准循环原模图LDPC码,译码器信息的迭代更新采用TDMP (Turbo decoding message passing)分层译码算法,采用的归一化最小和算法使得P-JSCD(photograph-based joint source and channel decoding)具有部分并行结构.最后,为了降低资源消耗和译码延迟,采用了提前终止迭代策略.基于FPGA平台的硬件实现结果表明,该联合译码器的译码性能非常接近相应的浮点算法,并且最大时钟频率达到193.834 MHz,吞吐量为24.44 Mbit/s.     

低密度奇偶校验码及其应用研究

阐述了LDPC码的发展、定义、构造方法及其译码思想.在此基础上,对LDPC码与Turbo码在编译码方面以及性能方面作了分析和比较,结果表明LDPC码的整体性能要优于Turbo码.最后,探讨了LDPC码的应用,特别是LDPC码在OFDM系统中的应用.     

基于QR码的广义LDPC码的设计与译码算法的研究

广义低密度奇偶校验(generalized low-density parity-check,GLDPC)码可以降低原始低密度奇偶校验(low-density parity-check,LDPC)码的错误平层,但传统GLDPC码的构造方法会造成码率损失较大.鉴于此,采用平方剩余(quadratic residue,QR)码作为分量码,提出一种新颖的GLDPC码构造方法,并设计相应的译码算法.统计给定码字的陷阱集,并利用陷阱集挑选变量节点作为QR码的信息位;把QR码变量节点的校验位补全在原始LDPC码后,从而构造一种GLDPC码,设计出一种适合GLDPC码的两阶段译码算法.仿真结果表明,这种GLDPC码构造方法码率损失比较小,在BER为1×10-9时,GLDPC码与原始LDPC码相比,得到了约0.3 dB的增益.     

基于单位阵的循环移位构造LDPC码的研究

高码率LDPC码的性能研究正日益受到信道编码界的关注，在许多带宽受限的信道环境下提高码率是提高信息传输速率的有效途径之一．这里通过对基于单位阵的循环移位矩阵构造LDPC码方法的研究，从理论上系统分析了此种构造方法．仿真结果表明，该LDPC码的构造方法能有效规避指定长度环，并在高码率下具有很好的编译码性能．     

LDPC码串行译码收敛性分析

介绍了低密度校验码（LDPC码）的Tanner图表示和洪水译码算法后，引入基于校验节点的串行译码算法及半串行译码算法，通过密度进化和树的深度两方面束讨论串行译码的消息收敛特性，证明其消息收敛速度比洪水译码算法约快2倍，并且降低了译码复杂度。分别应用洪水译码算法和串行译码算法在AWGN信道下进行计算机仿真。理论分析与仿真结果均表明，串行译码算法明显改善了译码性能。