Radix-16 Booth流水线乘法器的设计

设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模与延时.通过对5级流水线关键路径中压缩阵列和64位超前进位(CLA)加法器的优化设计,减少了乘法器的延时和面积.经现场可编程逻辑器件仿真验证表明,与采用Radix-8 Booth算法的乘法器相比,该乘法器速度提高了11%,硬件资源减少了3%.     

一种新型场效应管电阻四象限乘法器

本文给出一种新型四象限模拟乘法器的实现电路。该乘法器仅用了两只耗尽型场效应管D-FET,的线性伏安特性,实现两信号相乘。它具有非线性误差小,电路结构简单等特点。其独到之处还在于,对乘法器进行了误差分析,并指出了解决方法。     

固定位宽乘法器的量化误差补偿方法及电路实现

为了减小乘法器量化噪声对认知无线电信道检测性能的影响并节省芯片面积,提出一种高精度的固定位宽基-4Booth(FBB-4B)乘法器结构.该乘法器的截断部分被分为保留、自适应补偿和常数补偿3部分.常数补偿部分的量化误差补偿值合并到自适应补偿部分,根据自适应补偿部分进位状态的编码产生自适应量化误差补偿值,并设计了补偿进位生成电路.相较于截断部分全部采用自适应补偿的乘法器,FBB-4B乘法器的自适应补偿部分所包含的部分积位数较少,使得自适应补偿部分的量化误差减小,从而提高了该乘法器的精度.仿真实验表明,FBB-4B乘法器的精度比其他同类乘法器的精度提高了约13%,比理想基-4Booth乘法器的面积减少了30%左右.     

适于消谐模型求解的矩阵乘法器设计与实现

在求解逆变器消谐PWM模型的迭代运算中，需要进行大量的矩阵乘法运算。为了提高运算速度，笔者在论述矩阵运算并行算法的基础上，提出了基于二维正方形心动阵列结构的矩阵乘法器，并研究了二维方阵结构的矩阵乘法器的FPGA硬件实现方法，比较了单处理机乘法器和二维方阵结构的矩阵乘法器的运算速度及所需器件资源，结果表明采用二维正方形心动阵列实现的矩阵乘法器，具有高度并行性和流水线性特点，可使阵列中负载均匀，延时缩短，有利集成度提高，是实现消谐模型求解过程中矩阵乘法运算的较好算法。     

一种应用于嵌入式FPGA卷积神经网络加速器的串行乘法器设计

为满足神经网络中多种位宽数据计算的动态需求,从而提升硬件资源的能效,提出一种位串行乘法器设计—以1 bit的计算逻辑为核心,将多位数据的并行乘操作转化为每个周期进行1位数据乘操作的串行计算方式.为进一步提升硬件资源的利用率,在此基础上提出多通道位串行乘法器阵列同时进行多个数据的并行计算.实验结果显示,在最大支持位宽为8 bit的条件下,单通道位串行乘法器的LUT资源使用量是并行乘法器的41%,LUT资源有效利用率是并行乘法器的1.32倍;当通道数为8时,多通道位串行乘法器阵列的LUT资源使用量是多通道并行乘法器阵列的29%.该结构实现了硬件资源和性能之间的平衡——提高硬件资源的利用率从而提升计算效能.     

基于冗余符号数的定点乘法器的设计

为提高定点乘法器速度,减少乘法器面积,基于Radix-16冗余并行乘法器,将奇数倍部分积用冗余差分形式表示;将部分积的修正位与部分积进行压缩,减少了部分积数量;通过优化控制信号产生电路、Booth解码电路和二进制转换电路的结构,进一步减少了乘法器延时和面积.TSMC 180nm工艺下的Design Complier综合结果表明,改进后冗余乘法器的面积相对减少8%,延时相对减少11%.     

基于异步NoC机制的Booth乘法器设计

随着信息化社会的深入发展,数字集成电路技术运用得越来越广泛.乘法器是数字电路系统最重要的算术运算单元之一,影响了整个电路系统的工作效率.实际设计通常采用Booth结构作为数字乘法器实现框架,决定此类乘法器运算效率的最为关键的两个方面是:部分积产生和部分积合并.提出了一种从结构上采用独立路由寻址的机制来实现部分积的产生,设计方法上采用异步微流水线,控制机制上采取数据通路的方法,来设计基于异步NoC(Network On Chip)机制的Booth乘法器设计.最后,通过FPGA开发板进行了仿真和实现,并与传统的Booth乘法器性能做了对比分析.     

一种新型结构的带状矩阵乘法器

在科学研究和实时信号处理中,需要进行大量的带状矩阵乘法运算．在分析经典二维,串行心动结构矩阵乘法器的基础上,提出了基于三维的、串并行数据传输的新型结构．改进后的矩阵乘法器具有高度的并行性和流水线的特点,均衡阵列负载,提高运算速度和优化资源的利用率．     

量子乘法器的设计及其实现方法

乘法器在数字信号处理和数字通信领域应用广泛,如何实现快速高效的乘法器关系着整个系统的运算速度。提出了一种新颖的量子乘法器设计方法,利用量子门设计一位量子全加器,并将n个一位量子全加器叠加在一起设计n位量子全加器,实现2个n位二进制数的加和;再利用2个控制非门设计置零电路,并使用置零电路设计量子右移算子;对二进制数乘法步骤进行改进,利用量子全加器和量子右移算子设计量子乘法器,同时设计实现此乘法器的量子线路。时间复杂度分析结果表明,本方法与目前最高效的量子乘法器具有相同的时间复杂度,并具有更简洁的实现方法。     

宽范围高准确度时分割乘法器的设计

模拟乘法器在测量机械功率、电功率、电能导领域中得到广泛应用，它的性能对整个装置将起决定性作用．本文介绍一种实用的模拟乘法器电路，分析温度对乘法器宽电路的影响，论述采样保持电践与调宽电路构成一种新颖乘法器的原理     

一种并行的有限域乘法器结构

提出了一种并行的有限域GF(2^m)乘法器结构．有限域乘法由多项式乘法和模不可约多项式f(x)两步实现．把多项式被乘数和乘数各自平分成3个子多项式,多项式乘法由子多项式的乘法和加法实现．当多项式的度m=500时,与传统的Mastrivito多项式乘法相比,所提出的多项式乘法结构可以减少33．1％的异或门,减少33．3％的与门．为了简化,采用特殊不可约多项式来产生有限域,此有限域乘法器结构适合高安全度的椭圆曲线密码算法的VLSI设计．     

’C5X DSP在自适应滤波器设计中的应用

’C5XDSP（DigitalSignalprocessors）具有改进哈佛结构、硬件乘法器、流水线结构、高效特殊指令集等特点，非常适合于自适应滤波器的设计。本文在分析了’C5XDSP结构特，文之后，介绍了利用这一特点实现的自适应滤波器的设计方法。     

一款高吞吐率RSA密码处理器的设计

介绍了采用蒙哥马利模乘法算法和指数的从右到左的二进制方法,并根据大整数模乘法运算和VLSI实现的要求进行改进的RSA处理器,在提供高速RSA处理能力的同时,可抵抗某些定时分析攻击和功耗分析攻击.该RSA处理器在其模乘法器中使用了CSA(进位保留加法器)结构以避免长进位链,并采用一种新型(4∶2)压缩器结构以减少面积和延迟.提出了信号多重备份的方法,解决信号广播带来的大的负载和线长问题.数据通路的设计采用一种基于多选器的动态重构方法,其模乘法器可以执行一个1 024位的模乘幂运算,也可以并行执行2个512位的模乘幂运算,从而支持基于中国剩余定理的加速策略.     

基于FPGA的IDCT变换的设计与实现

二维簿散余弦逆变换是图像解码算法的核心,基于DSP用软件实现速度较低,基于ASIC则占用的芯片面积和功耗较大。研究了一种由单个一维IDG重核完成的二IDCT结构。首先,运用蝶形运算实现一维IDCT变换,然后,     

基于开关电流的连续小波变换实现

提出了一种基于电流模的开关电流技术取代基于电压模的开关电容技术实现连续小波变换的方法．采用并联式复解调方案利用开关电流技术实现连续小波变换．设计实现了开关电流振荡器和开关电流乘法器,Pspice仿真结果证实了其可行性．     

CmDSP: 一种可配置媒体数字信号处理器

通过分析专用DSP技术发展, 提出一个面向媒体处理的可配置DSP: CmDSP。在自主定义专用媒体指令集基础上, 采用SIMD技术以及相应复数乘法器和专用协处理器等加速单元, 并采用VLIW技术和双簇结构。 CmDSP基于SMIC 0.18 m Digital Logic工艺实现, 并自主设计测试板, 完成了指令级测试和若干媒体算法的应用实现, 可以满足该领域设计工程的需要。     

影响时分割乘法器准确度的主要因素分析

对广泛用于电能计量，功率测量等仪器装置中的时分割乘法器进行了研究，阐述了其电路的工作原理，并就影响电路输出精度的主要因素时分割周期T的变化作了详细分析，结果表明：若选用性能优良的运放等元器件并选取适当在数值，则时分割乘法器的准确度可控制在0.2%以内。     

一种低复杂度LDPC译码器的FPGA设计与实现

利用切比雪夫多项式良好的逼近性,提出了基于切比雪夫多项式拟合的BP译码算法,并将该算法在FPGA上进行了实现.该算法利用切比雪夫多项式拟合算法对传统BP算法中的复杂函数进行拟合,用少量的乘法和加法运算代替传统BP算法中的复杂函数.此外,调整得到的多项式系数,使其便于硬件实现.同时,提出一种基于移位运算的切比雪夫结构,减小因乘法器的实现带来的复杂度;并提出基于流水线设计的半并行结构,设计并实现了低复杂度的BP译码器.实验结果表明,相比于相关工作,这种结构能有效减少硬件资源.