三维水平井轨道设计最优控制模型改进的进化规划方法

针对三维水平井井眼轨道设计问题，建立了一个非线性最优控制模型。该模型以设计轨道总长度最短为性能指标，以非线性动力系统为约束条件，通过对非线性动力系统积分，将最优控制模型转化为一个非线性规划问题求解。为了求非线性规划问题的全局最优解，在附加一个目标函数小于当前目标函数值的约束条件下，用改进的进化规划方法寻找新的可行点策略，提出了一种新算法。将非线性最优控制模型及算法应用到实际水平井轨道设计中，数值结果证明了该模型及算法的正确性和有效性。     

动态障碍物环境下移动机器人路径规划

以机器人基本避障碍策略与启发式动态规划法相结合的方法，研究了在障碍物轨迹已知的动态环境中机器人的路径规划问题，根据机器人与单个障碍物可能的碰撞情况，分别提出了几种避障碍,伙子目标和相应的速度。根据这些策略，在机器人当前视窗内，将形成一个策略树，采用启发式动态规划算法，依据时间和路径费用最小原则，找出一个最优策略集，即最优子目标集，这种规划方法大大缩小于机器人子目标搜索空间。     

数字仿真器模型设计中的延迟处理问题

探讨数字仿真器模型设计中，对传输延迟和惯性延迟的处理方法。着重分析了这两种延迟的影响，提出修正措施。     

IP流量规划对网络延迟性能的影响

IP流量规划（Traffic Engineering,TE)基于多路径路由优化网络的流量级、资源级的性能。由于数据流的不同数据包沿不同路径到达目标结点，TE动态优化使数据流的服务质量（Qualty of DService,QoS)参数延迟、延迟抖动等具有不确定性。对此，研究了TE选择多路径和分割数据流对延迟等的影响，结果说明：TE能改善网络延迟性能。     

数字仿真器模型设计中的延迟处理方法

探讨数字仿真模型设计中，对传输延迟和惯性延迟的处理方法，着重分析了这两种延迟的影响，提出了修正措施。     

IP流量规划对网络延迟性能的影响

IP流量规划 (TrafficEngineering,TE)基于多路径路由优化网络的流量级、资源级的性能。由于数据流的不同数据包沿不同路径到达目标结点 ,TE动态优化使数据流的服务质量 (QualityofService ,QoS)参数延迟、延迟抖动等具有不确定性。对此 ,研究了TE选择多路径和分割数据流对延迟等的影响 ,结果说明 :TE能改善网络延迟性能     

三维水平井轨道设计最优控制模型改进的进化规划方法

针对三维水平井井眼轨道设计问题 ,建立了一个非线性最优控制模型。该模型以设计轨道总长度最短为性能指标 ,以非线性动力系统为约束条件 ,通过对非线性动力系统积分 ,将最优控制模型转化为一个非线性规划问题求解。为了求非线性规划问题的全局最优解 ,在附加一个目标函数小于当前目标函数值的约束条件下 ,用改进的进化规划方法寻找新的可行点策略 ,提出了一种新算法。将非线性最优控制模型及算法应用到实际水平井轨道设计中 ,数值结果证明了该模型及算法的正确性和有效性     

具有风险的供应商选择中延迟成本的计算算法

针对供应商选择问题中面临的不确定情况,以及采购过程中可能遇到随机延迟的现状,应用连续型随机变量离散化的方法,将不同供应商延迟周期的组合问题转化为所有供应商总的延迟周期的组合问题,从而减少了组合的数量.利用卷积公式证明了参数相同和参数互不相同两种情形下,m个服从指数分布的随机变量的求和密度函数,并且利用条件期望估计了每种情景下的延迟成本.最后,给出了所有供应商总延迟周期在不同情形下的延迟成本的算法。     

考虑产品缺陷率和延迟支付的占线报童#br# 模型与订货策略选择

摘要： 针对考虑产品缺陷率和延迟支付的占线报童问题，拓展了传统的占线报童订货模型；考虑存在产品缺陷和允许延迟支付的现实，采用竞争分析方法研究不同风险偏好特征下的报童问题，给出了不同情形下的占线订货策略.结果表明，所提出的占线订货策略具有良好的竞争性能比.采用产品缺陷率阈值和供应商延迟支付优惠都能够帮助占线报童在不确定情形下制定较好的订货策略.供应商的延迟支付优惠可使占线报童倾向于偏好风险，从而愿意承担更多的缺陷商品；同时，延迟支付能够留给供应商更多时间以改进自身的生产技术，从而降低产品缺陷率.     

延迟容忍网络中基于不同转发行为路由策略研究

在延迟容忍网络(DTN)中,大多数已有的路由算法在整个数据传输过程中采用单一的数据转发行为。本文提出了一种基于人类移动模式设计不同数据转发行为的路由策略。该策略将个体移动划分为两种状态：一种是Normal状态,另外一种为Small状态,在Normal状态时,采用三因素标准来严格选取中继节点,在Small状态时,采用小范围洪泛来降低端到端延迟。仿真结果表明该策略与传统策略相比可有效提高路由效率。     

Uniform wire segmentation algorithm of distributed interconnects

A uniform wire segmentation algorithm for performance optimization of distributed RLC interconnects was proposed in this paper. The optimal wire length for identical segments and buffer size for buffer inser-tion are obtained through computation and derivation, based on a 2-pole approximatian model of distribut-ed RLC interconnect. For typical inductance value and long wires under 180nm technology, experiments show that the uniform wire segmentation technique proposed in the paper can reduce delay by about 27%～56%, while requires 34%～69% less total buffer usage and thus 29% to 58% less power consump-tion. It is suitable for long RLC interconnect performance optimization.     

FIDER： A Force-Balance-Based Interconnect Delay Driven Re-Synthesis Algorithm for Data-Path Optimization After Floorplan

As the feature size of integrated circuits is reduced to the deep sub-micron level or the nanometer level, the interconnect delay is becoming more and more important in determining the total delay of a circuit. Re-synthesis after floorplan is expected to be very helpful for reducing the interconnect delay of a circuit. In this paper, a force-balance-based re-synthesis algorithm for interconnect delay optimization after floorplan is proposed. The algorithm optimizes the interconnect delay by changing the operation scheduling and the functional unit allocation and binding. With this method the number and positions of all functional units are not changed, but some operations are allocated or bound to different units. Preliminary experimental results show that the interconnect wire delays are reduced efficiently without destroying the floorplan performance.     

基于通用开关盒的FPGA互连结构低功耗设计

为了降低FPGA互连结构的功耗,针对目前FPGA普遍采用的通用互连结构,提出了快速结构评估框架—FDPAef,建立了功耗延时积的逐级优化步骤.在新型的通用开关盒互连结构（GSB）基础上,使用该评估框架对各种结构参数进行评估和优化,得到一种低功耗的GSB结构.经过MCNC基准电路测试实验表明,相比传统的CB/SB互连结构,优化得到的GSB结构能够使FPGA功耗延时积下降9.9%,面积下降10.7%.     

多股并联蛇形导线无线充电线圈的力电特性分析及优化设计

无线充电系统的电能利用率和功能可靠性是人们关注的重要问题。为获得高弹性延伸率、低电阻的柔性电感线圈,提出了多股并联蛇形导线无线充电线圈的设计思路。首先,对比研究了多股并联蛇形导线和单股蛇形导线的电学性能和弹性延伸率,证明了多股并联导线的优势。同时考察了导线厚度,直线段长度以及圆弧段半径和圆心角对蛇形导线的电学性能和弹性延伸率的影响。结果表明,直线段长度、圆心角、圆弧段半径是影响蛇形导线的弹性延伸率的敏感参数。最后,通过正交实验优化了影响蛇形导线弹性延伸率和电阻的敏感参数,优化后的柔性可延展线圈的电阻降低了13.5%和弹性延伸率提高了34.3%。研究结果为柔性可延展的无线充电线圈优化设计提供理论指导。     

一种环形网络的可扩展流水仲裁器设计

对环形网络的仲裁器结构进行研究,提出了一种可扩展流水仲裁器结构,能够同时完成通信缓冲和通信链路的分配.对14个通信节点互连进行了建模模拟,各节点命中数量差值小于5%,该结构仲裁器具有较好的仲裁公平性;然后采用Chartered 65nm工艺对RTL设计进行了时序综合实验,关键通路延迟比同等规模的全交叉开关结构降低36.8%;同时该仲裁结构中的仲裁核心逻辑时序受互连规模变化影响较小,具有一定的可扩展性.     

虚拟制造环境下有限元分析的应用

虚拟制造 ( VM)为产品设计和生产过程的优化提供了集成的建模和仿真环境。以设计为中心 VM在设计阶段为设计者提供了制造信息 ,它采用基于制造的仿真来优化产品和过程设计 ,从而实现制造目标。为此 ,提出了以设计为中心 VM系统的体系结构 ,分析了 VM环境下有限元分析的特点 ,并用 IDEF1 X方法描述了有限元分析的信息模型。基于以设计为中心 VM系统的集成环境 ,对某产品关键机械零件进行了有限元分析 ,优化了产品结构。结果表明 ,有限元分析与 VM系统的集成有效地减少了产品开发的时间和成本 ,提高了产品质量。     

Buffer and Wiresizing Optimization under the Distributed RLC Model with Crosstalk Constraint

In this paper, we study the interconnect buffer and wiresizing optimization problem under a distributed RLC model to optimize not just area and delay, but also crosstalk for RLC circuit with non-monotone signal response. We present a new multiobjective genetic algorithm（MOGA） which uses a single objective sorting（SOS） method for constructing the non-dominated set to solve this multi-objective interconnect optimization problem. The MOGA/SOS optimal algorithm provides a smooth trade-off among signal delay, wave form, and routing area. Furthermore, we use a new method to calculate the lower bound of crosstalk. Extensive experimental results show that our algorithm is scalable with problem size. Furthermore, compared to the solution based on an Elmore delay model, our solution reduces the total routing area by up to 30%, the delay to the critical sinks by up to 25%, while further improving crosstalk up to 25.73% on average.     

Crosstalk model and estimation formula for VLSI interconnect wires

We develop an interconnect crosstalk estimation model on the assumption of linearity for CMOS device. First, we analyze the terminal response of RC model on the worst condition from the S field to the time domain. The exact 3 order coefficients in S field are obtained due to the interconnect tree model. Based on this, a crosstalk peak estimation formula is presented. Unlike other crosstalk equations in the literature, this formula is only used coupled capacitance and grand capacitance as parameter. Experimental results show that, compared with the SPICE results, the estimation formulae are simple and accurate. So the model is expected to be used in such fields as layout-driven logic and high level synthesis, performance-driven floorplanning and interconnect planning.     

Effects of Dummy Thermal Vias on Interconnect Delay and Power Dissipation of Very Large Scale Integration Circuits

The interconnect temperature of very large scale integration (VLSI) circuits keeps rising due to self-heating and substrate temperature, which can increase the delay and power dissipation of interconnect wires. The thermal vias are regarded as a promising method to improve the temperature performance of VLSI circuits. In this paper, the extra thermal vias were used to decrease the delay and power dissipation of interconnect wires of VLSI circuits. Two analytical models were presented for interconnect temperature, delay and power dissipation with adding extra dummy thermal vias. The influence of the number of thermal vias on the delay and power dissipation of interconnect wires was analyzed and the optimal via separation distance was investigated. The experimental results show that the adding extra dummy thermal vias can reduce the interconnect average temperature, maximum temperature, delay and power dissipation. Moreover, this method is also suitable for clock signal wires with a large root mean square current.     

PCI总线在激光快速打标系统中的应用

通过分析PCI总线应用中的技术难点，总结出3点设计经验，成功研制了用于激光飞行打标的控制系统。通过实验测定振镜的偏转角度和时间迟延的关系，找出激光飞行打标系统中光束定位偏差和时间偏差产生的原因，提出对时间迟延近似计算方法，并绘制了偏转角度与时间迟延的关系曲线．