短沟道AlGaN/GaN高电子迁移率晶体管的Ⅰ-Ⅴ特性研究

考虑栅电压、漏电压和沟长调制效应影响下,在长沟道高电子迁移率晶体管(HEMT)的Ⅰ-Ⅴ输出特性基础上,引入有效迁移率和有效沟道长度,推导了短沟道AlGaN/GaN HEMT的电流-电压(Ⅰ-Ⅴ)输出特性模型.通过比较栅长为105nm时模型计算结果与实际器件的输出特性,表明推导的短沟道AlGaN/GaN HEMT的Ⅰ-Ⅴ模型与实验结果基本相符,误差小于5%.     

交流法短沟道MOS器件模型参数计算机自动提取

本文介绍了一种新型的交流法短沟道MOS器件参数计算机自动提取技术.它能快速而又精确地提取短沟道MOS器件的源漏串联电阻R_T、表面迁移率μ_0、迁移率退化因子θ、阈值电压V_T、平均表面态密度D_(it)等SPICE模拟程序中的模型参数.对LDD、硅栅CMOS等短沟道MOS器件测试结果表明它还具有抗干扰能力强之特点,是一种LSI-MOS电路制造的有效的CAM手段.     

交流法短沟道MOS器件模型参数计算机自动提取

本文介绍了一种新型的交流法短沟道MOS器件参数计算机自动提取技术。它能快速而又精确地提取短沟道MOS器件的源漏串联电阻R_T、表面迁移率μ_0、迁移率退化因子θ、阈值电压V_T、平均表面态密度(?)等SPICE模拟程序中的模型参数。对LDD、硅栅CMOS等短沟道MOS器件测试结果表明它还具有抗干扰能力强之特点,是一种LSI-MOS电路制造的有效的CAM手段。     

非硅微电子学:锗与锗锡场效应晶体管

本文讨论了非硅微电子学,即在硅衬底上利用非硅沟道材料实现互补型金属氧化物半导体(Complememaw Metal Oxide Semiconductor,CMOS)集成电路的微电子科学与技术.文章重点综述了高迁移率锗与锗锡沟道金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor,MOSFET)以及隧穿场效应晶体管(Tunneling Field Effect Transistor,TFET)的研究进展.锗与锗锡具有比硅(Si)材料高的空穴和电子迁移率且容易实现硅衬底集成,是实现高迁移率沟道CMOS器件的理想备选材料.通过调节锡组分,锗锡材料可实现直接带隙结构,从而获得较高的带间隧穿几率,理论和实验证明可用锗锡实现高性能TFET器件.本文具体分析了锗锡MOSFETs和TFETs器件在材料生长、表面钝化、栅叠层、源漏工程、应变工程及器件可靠性等关键问题.     

一种计算纳米CMOS器件中应力致界面态的方法

在纳米CMOS器件中,负栅压温度不稳定性、热载流子注入效应和栅氧化层经时击穿等应力使得Si/SiO2界面产生界面态,引起器件参数的退化.随着CMOS器件不断缩小,这种退化将严重制约器件性能.提出了一种改进的计算纳米CMOS器件中应力产生界面态的方法,能够对应力产生的界面态进行定量描述.该方法在电荷泵基础上测量纳米小尺寸器件初始状态和应力状态下的衬底电流,提取电荷泵电流(Icp),计算出应力产生的界面态密度.测量过程中,脉冲频率固定不变,降低了频率变化所带来的误差.     

槽栅槽源SOI LDMOS器件结构设计与仿真

为了提高SOI(silicon on insulator)器件的击穿电压,同时降低器件的比导通电阻,提出一种槽栅槽源SOI LDMOS(lateral double-diffused metal oxide semiconductor)器件新结构.该结构采用了槽栅和槽源,在漂移区形成了纵向导电沟道和电子积累层,使器件保持了较短的电流传导路径,同时扩展了电流在纵向的传导面积,显著降低了器件的比导通电阻.槽栅调制了漂移区电场,同时,纵向栅氧层承担了部分漏极电压,使器件击穿电压得到提高.借助2维数值仿真软件MEDICI详细分析了器件的击穿特性和导通电阻特性.仿真结果表明:在保证最高优值的条件下,该结构的击穿电压和比导通电阻与传统SOI LDMOS相比,分别提高和降低了8%和45%.     

纳米MOSFET栅氧化层中吸引型陷阱的参数提取方法

通过实验在室温下同时测量纳米MOSFET器件样品漏源电流和栅电流的低频噪声, 发现一些样品器件中漏源电流不存在明显的RTS噪声, 而栅电流存在显著的RTS噪声, 而且该栅电流RTS噪声俘获时间随栅压增大而增大, 发射时间随栅压增大而减小的特点, 复合陷阱为库伦吸引型陷阱的特点. 根据栅电流RTS噪声的时常数随栅压及漏压的变化关系, 提取了吸引型氧化层陷阱的深度、在沟道中的横向位置和陷阱能级等信息.     

基于Verilog-A的深亚微米GGNMOS ESD保护器件可调模型研究

针对深亚微米工艺实现的GGNMOS器件推导分析了其相关寄生元件的工作机理和物理模型,并基于Verilog-A语言建立了保护器件的电路仿真模型.详细讨论了保护器件寄生衬底电阻对保护器件触发电压的影响,进一步给出了衬底电阻值可随源极扩散到衬底接触扩散间距调节的解析表达式并用于特性模拟,仿真结果与流片器件的传输线脉冲测试结果吻合.     

低温增强型非晶铟镓锌氧薄膜晶体管特性研究

在室温下利用射频磁控溅射沉积非晶铟镓锌氧化物(a-IGZO)薄膜作为有源沟道层,分别制备了顶栅和底栅结构的薄膜晶体管(a-IGZO-TFTs)原型器件,同时研究了沟道层生长参数及后退火工艺对器件特性的影响。研究及实验结果表明:当增加底栅结构a-IGZO-TFTs器件IGZO沟道层氧气流量时,器件输出特性由耗尽型转变为增强型;当沟道宽长比为120∶20时,获得了4.8×10~5的开关电流比,亚阈值摆幅为1.2V/dec,饱和迁移率达到11cm~2/(V·s)。沟道层氧气流量为2cm~3/min的底栅结构a-IGZO-TFT器件在大气中经过300℃退火30min后,器件由耗尽型转变为增强型,获得4×10~3的开关电流比。     

非对称栅压在负栅极-源漏极交叠结构超薄沟道双栅器件中的应用

为了研究纳米尺度器件中量子力学效应对传输特性及动态特性的影响,在器件模拟软件TAURUS中实现了量子修正的漂移扩散模型(QDD),并对具有负栅极-源漏极交叠结构的超薄沟道双栅器件进行了数值模拟。结果显示:非对称栅压的控制方法使得器件具有动态可调的阈值电压,能够动态地适应高性能与低功耗的要求。通过优化栅极与源漏区的交叠长度可以降低栅极电容,从而提高器件的动态特性,提高电路的工作速度。     

非对称栅压在负栅极-源漏极交叠结构超薄沟道双栅器件中的应用

为了对纳米尺度器件中量子力学效应对传输特性及动态特性的影响进行研究,该文在器件模拟软件TAURUS中实现了量子修正的漂移扩散模型(QDD),并对具有负栅极源漏极交叠结构的超薄沟道双栅器件进行了数值模拟。结果显示非对称栅压的控制方法使得器件具有动态可调的阈值电压,能够动态地适应高性能与低功耗的要求。通过优化栅极与源漏区的交叠长度可以降低栅极电容,从而提高器件的动态特性,提高电路的工作速度。     

300伏全兼容CMOS集成电路器件设计与工艺

本文介绍一种与Ⅳ阱硅栅CMOS集成电路技术完全兼容的高压MOS器件的设计方法和制备工艺。这种高压MOS器件可以和CMOS逻辑电路、模拟电路集成在同一芯片上而不需任何附加工艺步骤。此种器件的闽电压为|1±0.2|V,漏击穿电压大于300V,泄漏电流小于50nA,当宽长此为115,栅偏压V_(GS)=10V时,其饱和电流大于35mA,跨导大于4000μ,而导通电阻小于600Ω。该器件在等离子显示、静电复印、场致发光、高低压开关等方面有广泛的应用。     

0.5μm栅长HfO_2栅介质的GaN金属氧化物半导体高电子迁移率晶体管

为了抑制GaN高电子迁移率晶体管(HEMT)的栅极漏电,提出了一种0.5μm栅长的GaN金属氧化物半导体(MOS)高电子迁移率晶体管结构。该结构采用势垒层部分挖槽,并用高介电常数绝缘栅介质的金属氧化物半导体栅结构替代传统GaN HEMT中的肖特基栅。基于此结构制备出一种GaN MOSHEMT器件,势垒层总厚度为20nm,挖槽深度为15nm,栅介质采用高介电常数的HfO_2,器件栅长为0.5μm。对器件电流电压特性和射频特性的测试结果表明:所制备的GaN MOSHEMT器件最大电流线密度达到0.9 A/mm,开态源漏击穿电压达到75 V;与GaN HEMT器件相比,其栅极电流被大大压制,正向栅压摆幅可提高10倍以上,并达到与同栅长GaN HEMT相当的射频特性。     

一种新的双栅MOSFET物理模型

本文以单栅MOSFET的物理模型为基础,导出了双栅MOSFET的物理模型,该模型中,不仅考虑了漏压对沟道长度的调制效应,而且也考虑了栅压对沟道中载流子迁移率的影响,由该模型导出的双栅MOSFET的V—I特性与实验结果做了比较,二者符合得很好,并对器件的V—I特性从物理机制上进行了详细讨论。     

高k栅介质SOI应变硅肖特基源漏MOSFET漏致势垒降低效应研究

高k栅介质SOI应变硅肖特基源漏MOSFET结合了应变硅工程、高k栅介质、SOI结构和肖特基源漏四者的优点,是一种实现小尺寸MOSFET的潜力器件.通过求解二维泊松方程建立了该结构的阈值电压模型,模型中考虑了镜像力势垒和小尺寸量子化效应对源漏极的电子本征肖特基势垒高度的影响,在阈值电压模型基础上获得了漏致势垒降低模型.从文献中提取漏致势垒降低的实验数据与模型进行对比,验证了其正确性,随后在此基础上讨论分析了漏致势垒降低和各项参数的变化关系.结果表明,漏致势垒降低随应变硅层厚度的变厚、沟道掺杂浓度的提高和锗组分的增大而增大,随沟道长度的变长、栅介质介电常数的增大、电子本征肖特基势垒高度的提高和漏源电压的增大而减小.适当调节模型参数,该结构可很好的抑制漏致势垒降低效应,对高k栅介质SOI应变硅肖特基源漏MOSFET器件以及电路设计具有一定的参考价值.     

高k栅介质SOI应变硅肖特基源漏MOSFET漏致势垒降低效应研究

高k栅介质SOI应变硅肖特基源漏MOSFET结合了应变硅工程、高k栅介质、SOI结构和肖特基源漏四者的优点,是一种实现小尺寸MOSFET的潜力器件.通过求解二维泊松方程建立了该结构的阈值电压模型,模型中考虑了镜像力势垒和小尺寸量子化效应对源漏极的电子本征肖特基势垒高度的影响,在阈值电压模型基础上获得了漏致势垒降低模型.从文献中提取漏致势垒降低的实验数据与模型进行对比,验证了其正确性,随后在此基础上讨论分析了漏致势垒降低和各项参数的变化关系.结果表明,漏致势垒降低随应变硅层厚度的变厚、沟道掺杂浓度的提高和锗组分的增大而增大,随沟道长度的变长、栅介质介电常数的增大、电子本征肖特基势垒高度的提高和漏源电压的增大而减小.适当调节模型参数,该结构可很好的抑制漏致势垒降低效应,对高k栅介质SOI应变硅肖特基源漏MOSFET器件以及电路设计具有一定的参考价值.     

利用TCAD方法优化设计金属栅CMOS工艺及电路

为了降低集成电路制造工艺的成本,用计算机辅助工艺设计(TCAD)的方法开发了金属铝栅CMOS工艺.首先利用3μm金属铝栅工艺对模拟软件TSUPREM-4和器件模拟软件MED ICI进行了校准,再对金属铝栅1.5μm短沟道CMOS工艺进行器件结构、工艺和电气性能等参数的模拟,以最简约工艺在现有工艺线上成功流水了1.5μm铝栅CMOS.实际测试阈值电压为±0.6V,击穿达到11V,各项指标参数的模拟与实际测试误差在5%以内,并将工艺开发和电路设计结合起来,用电路的性能验证了工艺.利用TCAD方法已成为集成电路和分立器件设计和制造的重要方法.     

GeSe纳米电子器件整流特性的掺杂调控

运用密度泛函理论和非平衡格林函数相结合的方法，研究了第Ⅴ主族原子（P，As，Sb）替位掺杂条件下不同中心半导体沟道长度的GeSe纳米电子器件的整流特性.结果表明，第Ⅴ族原子局部替位掺杂的扶手椅型GeSe纳米带在中心半导体沟道5.1 nm长度范围内，在正偏压下不同中心半导体沟道长度的扶手椅型GeSe纳米带电流随着电压的增大而增大；在负偏压下当中心半导体沟道长度从1.7 nm增加至3.4 nm时，电流不随电压的变化而变化，继续增大中心半导体沟道长度，电流大小接近于0，器件呈现显著的整流特性.     

功率VDMOS器件的新型SPICE模型

为解决垂直双扩散金属氧化物半导体(VDMOS器件)模型精确度差的问题,建立了一套新的VDMOS模型.与其他模型相比,该模型在VDMOS器件源极、漏极、栅极3个外部节点的基础上,又增加了4个内部节点,从而将VDMOS器件视为1个N沟道金属氧化物半导体(NMOS)与4个电阻的串联.采用表面势建模的原理计算了积累区的电阻,并对寄生结型场效应晶体管(JFET)耗尽及夹断2种状态进行分析,计算出寄生JFET区的电阻.分别考虑VDMOS器件外延层区与衬底区的电流路径,建立了这2个区域的电阻模型.模型仿真值与器件测试值的比较结果表明,该模型能够准确拟合VDMOS器件线性区、饱和区及准饱和区的电学特性.     

金属栅功函数优化及其后栅工艺对32nm器件性能的模拟研究

本文基于Synopsys SWB仿真平台,研究了高k介质金属栅器件中栅功函数变化在N/PMOSFET器件的影响,模拟和分析了金属栅功函数在Lgate=32nm N/PMOSFET器件工作特性提高中的最佳优化方向及其机理。研究结果表明, 栅极功函数对N/PMOS器件工作电流Idsat的影响并非简单的单调变化,而是呈现类似钟型分布的特性,存在最佳工作点; 同时金属功函数的优化对于器件短沟道效应SCE和关断漏电流的抑制有着显著地影响;此外通过模拟金属栅替代多晶硅栅的应力模拟表明,在去除多晶硅栅到在沉积金属栅的过程中,会对器件沟道区产生明显的应力作用,从而极大提高器件的工作电流特性。因而,采用优化的金属栅代替多晶硅栅结合High-k材料可以有力推动CMOS器件继续沿着摩尔定律向更小器件尺寸的发展