基于SET/MOS混合结构的奇偶校验码产生电路的设计

基于单电子晶体管(SET)的库仑振荡效应和多栅输入特性,利用SET和金属氧化物半导体场效应晶体管(MOS管)的互补特性,设计了基于SET/MOS混合电路的奇偶校验码产生电路.利用HSPICE对所设计电路进行仿真验证,结果表明,该电路能够实现产生奇偶校验码的功能.该SET/MOS混合电路的实现只需要1个PMOS管、1个N...     

一种抗单粒子瞬态加固的压控延迟线设计

延迟锁相环中的压控延迟线是对单粒子事件（single event, SE）最敏感的子电路之一,其主要包括偏置电路和压控延时单元.利用双指数电流拟合3-D TCAD混合仿真中的单粒子瞬态（single-event transient, SET）电流,分析了压控延迟线对SE的敏感性.根据响应程度和电路结构的不同,对偏置电路进行了冗余加固;同时,对压控延时单元中提出了SET响应检测电路.在输入信号频率为1 GHz,电源电压1.2 V,入射粒子LET值为80 MeV·cm2/mg的条件下,Spice仿真表明:和未加固电路相比,偏置电压V_bn和V_bp在受到粒子轰击后,翻转幅度分别下降了75%和60%,消除了输出时钟信号中的丢失脉冲;设计出的检测电路能够将各种情况下有可能出现的SET响应指示出来,提高了输出时钟信号的可靠性.      

基于MOS管PDE模型的RF电路瞬态包络仿真算法分析

提出了以谐波平衡技术为平台,基于RF电路中MOS晶体管PDE模型的混合域瞬态包络仿真算法,解决了将MOS晶体管的PDE模型与表征电路系统的ODE耦合在一起进行数值求解的问题,并以一个功放电路为例说明了这种仿真技术的有效性。     

SET-MOS混合结构的触发器设计及应用

基于SET-MOS混合结构的或非门构建了基本RS触发器和主从式D触发器,对所设计的新型触发器电路进行了分析研究,并将其应用到寄存器和移位寄存器电路.利用SPICE对所设计的触发器电路进行仿真验证,仿真结果表明电路运行良好.该新型触发器电路与SET实现的电路相比,具有更高的驱动能力;与传统CMOS电路相比,电路的功耗仅为10-10 W的数量级.     

一种新型单电子-MOS晶体管混合的半加器电路

基于单电子晶体管的I-V特性和MOS晶体管的逻辑电路设计思想,提出了1个单电子晶体管和MOS晶体管混合的反相器电路,进而推导出其它基本逻辑门电路,并最终实现了一个半加器电路。通过比较单电子晶体管和MOS晶体管两者的混合与纯CMOS晶体管实现的半加器电路,元器件数目得到了减少,电路结构得到简化,且电路的静态功耗降低。SPICE验证了电路设计的正确性。     

基于CdV/dt现象分析的功率MOS管建模

为了改善功率MOS管及其驱动电路在高频开关状态下,功耗与可靠性等性能上的恶化问题,分析了此类电路中由于CdV/dt现象所导致的寄生效应.首先考虑功率MOS管及驱动电路的主要寄生参数,详细分析了CdV/dt现象产生的机理.在此基础上,采用状态方程的建模方法,提取关键电压与电流参数作为状态变量,建立并有效验证了一种功率MOS管的数学分析模型.通过对此模型的仿真,发现CdV/dt现象会带来栅极耦合电压、穿通电流、漏极振荡等不良寄生效应.同时对各种寄生参数与效应间的关系进行了分析.最后,根据仿真分析结果,给出了电路的优化设计方法.实际电路的测试结果证明,该功率MOS管模型与驱动电路的优化方法在CdV/dt现象分析与改善上具有明显作用.     

纳米电路交叉冗余容错技术研究

提出了一种针对纳米电路的数字电路容错设计新方法.该方法基于交叉冗余原理,利用两种二进制错误的不对称性,采用模块化方法对纳米电路进行容错设计.以阵列乘法器为例,采用新方法对电路进行设计和仿真,并结合实验结果与传统的可重构和三模冗余容错方法进行比较.交叉冗余方法无需检测模块及表决器,不会增加系统延时,并且在资源消耗方面远低于传统方法,对纳米电路尤其适用.     

基于负微分电阻特性的SET/CMOS反相器

基于单电子晶体管(SET)和PMOS管串联产生的负微分电阻(NDR)特性,提出了一种新型的SET/CMOS反相器.该反相器利用NDR特性与NMOS负载管的电流-电压特性构成两个单稳态点,实现反相功能.应用HSPICE仿真器,采用精准的单电子晶体管的子电路模型及22nm CMOS预测技术模型对该反相器进行仿真,结果表明:该反相器的功能正确,具有比传统CMOS反相器更低的功耗;与其它单电子反相器相比,该反相器可在室温下实现输出电压全摆幅,且具有较低的传输延迟.     

一种SET的SPICE宏模型及SET/CMOS混合系统仿真研究

基于单电子晶体管(SET)数学分析模型,改进了它的SPICE宏模型.该模型考虑了背景电荷的影响,由1个电压控制电流源、1个电压控制电压源构成.与准分析模型相比较,该模型准确地表现了SET的I-U特性.通过A/D转换器的仿真实例表明,所设计的3位SET/CMOS混合系统具有良好的适用性和精确度,可以推广到SET/CMOS混合系统的管子级设计.     

0.18um SOI器件技术抗SET设计加固方法

本文介绍0.18um SOI器件技术中SET（Single Event Transient）的原理模型及设计加固方法,并结合工艺具体参数利用TCAD仿真工具进行了模拟仿真。探讨SET在0.18um SOI器件技术中的微观机理,提出0.18um SOI工艺SET设计加固方法。本文重点在于器件和电路级的探讨与加固,尤其是器件物理结构上的SET机理模型及加固设计。     

一款抗单粒子瞬态加固的偏置电路

通过增加一个NMOP、PMOS和一个电阻组成的单粒子瞬态抑制电路,设计了一种新的抗单粒子瞬态加固的偏置电路,该偏置电路具有较高抗单粒子瞬态能力.为了证实其抗单粒子能力,基于SIMC 130 nm CMOS工艺设计了传统的及提出的抗单粒子瞬态两种结构的偏置电路.仿真结果表明,对于提出的加固偏置电路,由单粒子引起的瞬态电压和电流的变化幅值分别减小了约80.6%和81.2%;同时增加的单粒子瞬态抑制电路在正常工作状态下不消耗额外功耗,且所占用的芯片面积小,也没有引入额外的单粒子敏感结点.      

低功耗MOS图象传感器自扫描电路的研究

从高位数，低功耗MOS图象传感器发展的需要出发，对MOS图象传感器的自扫描电路进行研究。提出以一种带变容管自举电路的三管动态无比电路作MOS图象传感器的自扫描电路，该电路采用硅栅P-MOS工艺，是一种高速度，低功耗的动态无比电路，也是一种高位数列阵中的实用单元电路，它较好地解决了阵列功耗随位数增加而变大的问题。     

一种双线异或组成单元及其在VLSI电路设计中的应用

本文介绍一种双线异或电路的构成单元，它能方便地向横向与纵向扩展，从而有利于ＶＬＳＩ电路的设计．文中给出了采用该单元构成的具有自校验特性的３个电路的设计，它们是ＸＯＲ阵列，比较器和择多表决器．     

有源介观耗散电路的库仑阻塞效应

基于介观电路的电荷是量子化的这一事实熏应用正则量子化方案给出介观RLC电路的量子化方法和库仑阻塞条件.研究结果表明押存在耗散元件的介观电路的库仑阻塞效应不仅与电路的非耗散有关熏而且与耗散电阻有关.随耗散电阻的增大熏库仑阻塞现象更加明显.     

高压抗噪声干扰MOS栅驱动电路的设计

设计了一种高压抗噪声干扰MOS栅驱动电路,能有效抑制开关转换过程中产生的dv/dt噪声,消除高压电路工作过程中可能出现的误触发,提高系统的稳定性和可靠性.采用共模反馈从而使电路结构简单,同时采用窄脉冲触发式控制降低了功耗.本电路可以集成在高压集成电路(HVIC)中.采用某公司高压600V0.5μm BCD工艺模型,通过Cadence仿真验证表明:本电路可有效滤除dv/dt噪声,被消除的dv/dt噪声最高可以达到60V/ns,同时被消除的失调噪声可以达到20%,保证了高压栅驱动电路稳定、可靠地工作.     

新型高频高线性CMOS跨导线性电流模乘/除法器设计

针对传统CMOS电流乘除法器存在线性度不高、工作频率低等缺点,提出一种以平方根电路、平方/除法器电路为核心的基于MOS管跨导线性原理的新型高频高线性CMOS电流模乘/除法器。在TSMC0.35μm CMOS集成工艺下进行HSPICE仿真测试表明:该电路在3V电源电压下,-3dB带宽可达到35.1MHz,电源静态功耗为202.68μW,输出电流为0～25.1μA,非线性误差为0.85%,总谐波失真为0.14%。本文提出的乘除法器电路与Tanno、Lopez等提出的基于跨导线性原理的乘除法器电路相比,优点在于-3dB带宽提高了,功耗降低了,电源电压降低了,线性度提高了,精度提高了,并且采用了相对更先进的0.35μmCMOS工艺,可缩小芯片面积,节约成本。     

用 MOS-DYL 电路实现逻辑推理神经元

介绍神经网络的电子学实现方法并分析了用ＭＯＳ－ＤＹＬ电路实现神经网络的优越性。提出了用ＭＯＳ－ＤＹＬ电路实现基本神经元模型的方法，并证明应用其有可能实现逻辑推理功能，最后用专用软件在微机上对上述电路结构进行了仿真，说明设计的可行性。     

介观耗散电容耦合电路的库仑阻塞效应

该文基于介观电路中电荷应是量子化的这一事实，应用正则量子化方法给出了介观耗散电容耦合电路的量子化方法和库仑阻塞条件，研究结果表明：介观耗散电容耦合电路的库仑阻塞条件不仅与电路中的电容和电感有关，而且与耗散电阻有关；随着耗散电阻的增大，库仑阻塞现象更加明显．该文还讨论了介观电容耦合电路的量子涨落。