1.8 GHz宽带低相位噪声CMOS压控振荡器设计

采用一种基于开关电容阵列(SCA)和尾电流源处加入电感电容滤波相结合的电路结构,设计了一个1.8 GHz宽带分段线性压控振荡器.采用TSMC 0.18μm 1P6MCMOS RF工艺,利用Cadence SpectreRF完成对电路进行的仿真.结果显示,在电源电压VDD=1.8 V时,控制电压范围为0.6~1.8 V,频率的变化范围为1.43~2.13 GHz,达到39%,相位噪声为-131 dBc/Hz@1MHz,功耗为9.36 mW(1.8 V×5.2 mA).很好地解决了相位噪声与调谐范围之间的矛盾.     

一个1.5V低相位噪声的高频率LC压控振荡器的设计

介绍了一种适用于DCC-1800系统的压控振荡器的设计,中心频率为3．6GHz．分析并比较了三种降低相位噪声的方法并进行了仿真验证,然后阐述了3．6GHz压控振荡器器件尺寸的优化分析．采用电感电容滤波技术降低相位噪声,在偏离中心频率600kHz处,仿真得到相位噪声为-117dBc／Hz,调谐范围达到26．7％．VCO电路在1．5V电压下工作,静态电流为6mA．     

电感及电容结构的压控振荡器电路设计与仿真

随着通信技术对射频收发机性能要求的不断提高,高性能压控振荡器已成为模拟集成电路设计、生产和实现的关键环节。针对压控振荡器设计过程中存在相位噪声这一核心问题,文中采用STMC 0.18μm CMOS工艺,提出了一种1.115 G的电感电容压控振荡器电路设计方案,利用Cadence中的Spectre RF对电路进行仿真。研究结果表明:在4～6 V的电压调节范围内,压控振荡器的输出频率范围为1.114 69～1.115 38 GHz,振荡频率为1.115 GHz时,在偏离中心频率10kHz处,100 kHz处以及1 MHz处的相位噪声分别为-90.9 dBc/Hz,-118.6 dBc/Hz,-141.3dBc/Hz,以较窄的频率调节范围换取较好的相位噪声抑制,从而提高了压控振荡器的噪声性能。     

GPS/BD 接收机中电感电容压控振荡器设计

采用TSMC 0.18 μm CMOS工艺,设计了一款宽调谐、低相位噪声、低功耗的电感电容压控振荡器(voltage controlled oscillar,VCO),用于接收北斗卫星导航系统的B1,B2频段信号和全球定位系统(global positioning system,GPS)的L1频段信号的射频接收机中.振荡器中采用了开关固定电容阵列和开关MOS管可变电容阵列,有效地解决了宽频率调谐范围和低相位噪声之间不可兼顾的问题,另外,采用了可变尾电流源的结构,使得振荡器在整个可调频率范围内输出电压的幅度变化不大.利用Cadence软件中Spectre对电路进行仿真.结果表明,振荡器频率调谐在2.958-3.418 GHz和2.318-2.552 GHz这2个频段内,在1.8V的供电电源电压下,功耗仅为3.06-3.78mW.当振荡器工作在3.2 GHz和2.4 GHz的中心频率时,其在1 MHz频偏处的单边相位噪声分别为-118 dBc/Hz和-121 dBc/Hz.     

无线传感网射频芯片中4.8GHz低功耗压控振荡器设计

为满足无线传感网射频收发芯片中频率综合器的应用需求,采用TSMC 0.18 μm RF CMOS工艺设计并实现了一个4.8 GHz低功耗LC压控振荡器.电路核心采用电流源偏置的互补差分负阻LC振荡器结构以及3 bit开关电容阵列,输出采用共源级缓冲.给出了电路设计,对噪声抑制进行了分析,并在Cadence环境下完成了版...     

高速锁相环的核心部件压控振荡器的设计

提出了高速锁相环的核心部件压控振荡器（VCO）的一种设计方案，该VCO采用环路振荡器结构，主要由3级电流模驱动逻辑（CSL）反相器延迟单元、Cascode偏置电路以及输出缓冲整形电路这3大部分组成。仿真结果表明采用了CSL结构作为延时单元的压控振荡器具有良好的线性度，较宽的线性范围以及高的工作频率。     

基于MOS电容的压控振荡器设计

传统的环形压控振荡器通常是利用控制电阻的方式来达到压控振荡的效果。文章利用容性耦合电流放大器作为压控振荡器的基本反馈单元,并在输出端增加MOS电容来控制振荡频率;分析了利用饱和区的MOS电容特性来实现压控的方法,并采用Smartspice软件和0.6μm CMOS工艺参数对该压控振荡器进行了模拟;结果表明,这种方法对电路的静态工作点影响很小,输出交流波形的频率稳定度高,有良好的线性调谐特性,达到了预期的效果。     

OTA-C压控振荡器的分析与设计

本详细分析了OTA—C压控振荡器的原理，并设计了一个用于OTA—C滤波器自动调谐系统的OTA—C压控振荡器，该振荡器的频率调谐范围在2MHz到50MHz之间．其中线性部分为4MHz～20MHz，其压控增益为62．89MHz／V。     

高速锁相环的核心部件压控振荡器的设计

提出了高速锁相环的核心部件压控振荡器(VCO)的一种设计方案，该VCO采用环路振荡器结构，主要由3级电流模驱动逻辑（CSL）反相器延迟单元、Cascode偏置电路以及输出缓冲整形电路这3大部分组成。仿真结果表明采用了CSL结构作为延时单元的压控振荡器具有良好的线性度，较宽的线性范围以及高的工作频率。     

快速锁定的宽频带CMOS锁相环设计

设计了一种可快速锁定的宽频带CMOS电荷泵锁相环电路.通过增加一个自适应带宽控制模块,当锁相环处于捕捉状态时,增加环路带宽实现快速锁定;锁相环接近锁定状态时,减小带宽,保证环路的稳定性和减小杂散.同时还设计了能工作在宽频率范围的压控振荡器.该锁相环基于0.25μm CMOS工艺,供电电压为2.5V时,工作范围在960～2 560MHz,功耗为8.9～23.2mW,锁定时间小于12μs.     

D波段双环锁相信号源性能仿真

利用ADS软件建立了D波段固态器件双环锁相信号源系统的仿真模型,分析了双端口谐波振荡器、谐波混频器等主要功能模块引入的相位噪声对锁相系统性能的影响.通过优化设计环路系统参数,合理设置ADS包络仿真器的控制参数,实现了对0.15THz半导体固态源的锁定,表明了双环锁相技术应用于D波段的可行性.在此基础上,通过时域和频域2种分析方法对锁定状态下0.15THz输出信号的相位噪声进行了预估.该仿真模型也适用于更高频段的太赫兹双环锁相系统的仿真分析,可为太赫兹锁相系统研制提供有效的分析与设计手段.     

UHF波段PLL频率合成器的设计

介绍了锁相环频率合成技术的基本原理、特点及应用,并给出了一个以TDD1742T为核心芯片的UHF波段（900MHz）PLL频率合成器的设计方案.     

基于SIMULINK锁相环设计

针对实际中锁相环设计复杂性，提出了采用MATLAB仿真工具箱SIMULINK对锁相环进行建模和仿真的方法优化设计方案。为验证、分析与锁相环跟踪锁定速率相关的因素，借助了SIMULINK软件的灵活性、直观性等优点，对模型进行了多次参数修改和仿真，并测出多组实验数据。得出最佳设计方案。     

低功耗直接衬底耦合QVCO的分析与设计

设计了一款基于TSMC 0.13μm CMOS工艺实现的低功耗低相位噪声、直接衬底耦合形式的正交压控振荡器(QVCO).该QVCO采用电容抽头技术、丙类操作状态和衬底耦合技术,降低电路的功耗和面积.最终版图后仿真结果表明:该QVCO在仅消耗2 m W的情况下,在载频6 GHz处,相位噪声达到-119.11d Bc/Hz@1MHz.     

标准数字CMOS工艺正交压控振荡器设计

<正>交压控振荡器是高速链路中的一个关键部件.片上集成高质量品质的电感电容等无源器件是影响压控振荡器性能的关键因素.为了兼容传统的数字工艺,采用超深亚微米的数字CMOS工艺进行片上电感电容的集成,并基于此无源器件实现了基于电容耦合的正交压控振荡器,实现中心频率16.12GHz,频率调节范围为10%,1M频偏处的相位噪声为-112dBc,相位误差小于0.39°.     

90nm CMOS工艺高速锁相环设计与优化

基于TSMC90nm CMOS工艺设计了一款高速锁相环.为优化锁相环整体的相位噪声及参考杂散性能,分析了差分电荷泵和LC压控振荡器的相位噪声,并且讨论了多模分频器的设计方法.高速锁相环的整体芯片版图面积为490μm×990μm.测试结果表明,在频偏1MHz处的相位噪声为-90dBc,参考杂散为-56.797dBc.      

全数字锁相环中宽带数控振荡器设计

在TSMC 65nm工艺下设计了一个调谐范围为3～5GHz、用于全数字锁相环的宽带数控LC振荡器.该振荡器的电容阵列分成粗调、中调和细调三个阵列,其中粗调为MIM开关电容,中调和细调采用数控人造介质(DiCAD)实现.测试结果表明:当中心频率为3GHz和5GHz时,频偏1MHz处相位噪声分别为-123dBc/Hz和-116dBc/Hz,功耗分别为12mA和5mA.     

一种高速低相位噪声锁相环的设计

设计了一种1．8V、SMIC0．18μm工艺的低噪声高速锁相环电路．通过采用环行压控振荡器,节省了芯片面积和成本．通过采用差分对输入形式的延时单元,很好地抑制了电源噪声．与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变,整个电路芯片测试结果表明：在输入参考频率为20MHz、电荷泵电流为40μA、带宽为100kHz时,该锁相环可稳定输出频率为7971MHz—1．272GHz的时钟信号,且在中心频率500kHz频编处相位噪声可减小至-94．3dBc／Hz。