模式可配置的NAND Flash纠错系统设计与实现

针对NAND flash存储器设计一种模式可配置的纠错系统的电路结构,该结构可以预防错误位数大于设计纠错位数的情况发生.提出一种高速并行BCH编译码的电路设计方法,并导出一种无需有限域求逆运算的BM迭代算法的硬件实现方法.通过复用编码算法电路与译码算法电路,同时结合流水线技术与乒乓操作技术,实现以较小的硬件资源开销提高纠错系统性能.该纠错系统电路在EP4CE15E22C8系列FPGA芯片上实现,并进行测试分析.测试结果表明:在相同的系统工作频率下,该纠错系统电路的数据吞吐率是传统串行纠错电路的8倍,而硬件资源开销只增加l倍;与传统的NAND flash纠错电路相比,该纠错电路结构相对独立,可移植性强,可满足多种应用场合的需要.     

H.263系统中FPGA控制及协处理的实现

分析了基于DSP实现H.263系统的构成,比较了几种用FPGA实现对DSP数据处理的协处理方案,并用vHDL代码实现了两组16位数据串行输入并行输出移位寄存器缓存与输出的优选方案.最后的仿真结果证明该方案是可行的.     

基于FPGA的动态轨道衡数据采集系统

提出了基于现场可编程门阵列(FPGA)动态轨道衡数据采集系统.该系统以AD7703作为模数转换器件,并采用FPGA作为采样控制器,对8路传感器信号采样,采样值以异步串行方式通过RS232接口输出到上位机.整个系统逻辑的设计在QuartusⅡ9.0开发环境下完成.硬件测试结果表明,通过采用AD7703的自标定方式,有效解决了数据采集过程中出现的零点漂移、增益误差等问题.利用FPGA的并行处理能力,可以对8路信号并行采样,提高数据采集的速率,满足了轨道衡高精度、高速度的设计要求.     

H．263系统中FPGA控制及协处理的实现

分析了基于DSP实现H．263系统的构成，比较了几种用FPGA实现对DSP数据处理的协处理方案，并用VHDL代码实现了两组16位数据串行输入并行输出移位寄存器缓存与输出的优选方案．最后的仿真结果证明该方案是可行的。     

点目标检测的滤波算法及其硬件实现

介绍几种在成像跟踪系统中常用的点目标滤波检测算法.为了满足图像处理的实时性要求,设计实现了一套针对图像滤波算法的FPGA硬件实现结构.该结构充分发挥了FPGA高速并行的计算能力,能在信号读出的过程中实时地完成多种滤波处理.实验证明该方案可行,具有良好的实时滤波效果.     

入侵检测中字符匹配系统的FPGA实现

在入侵检测系统中,由于基于软件的字符匹配系统受处理器性能与软件串行执行等因素影响,处理速度有限,故设计并实现了基于FPGA的字符匹配系统.以硬件电路的实现方式提升处理性能,并采用了适合于FPGA运算的XORHash算法快速计算地址,从地址中取数据进行匹配,并实现数据的并行处理.通过在原有入侵规则实现逻辑上进行修正,实现规则的更新,通过预处理对冲突的模式串单独匹配解决了冲突.实验结果显示,系统的数据处理能力达到了129Gbps,为软件方法的35倍以上.当处理更多Snort规则时,系统吞吐量不受影响,资源的消耗增加很少.     

USB2.0中CRC码的并行算法及硬件实现

基于CRC检错原理，针对USB2．0协议规定的要求，研究了一种通用的CRC16并行算法及硬件实现。该方法适用于不同的CRC生成多项式和不同的并行度，尤其对并行度大于8位的高速系统的CRC计算。与常用的串行算法及查表法相比，该方法使电路的硬件实现比较容易，提高了电路对数据的处理能力，减小了时延，具有现实性及优越性。     

基于FPGA的流水线珠算加法器设计

在图像处理、数字信号处理等领域需要用到大量加法运算,加法器运算性能对整个系统影响重大。根据操作模型原理,采用珠算算法设计了一个流水结构的并行高速硬件加法器,并在Xilinx Virtex-II的FPGA上实现了设计方案。在FPGA上集成8个处理单元完成并行计算,处理单元运用流水线结构,提高运算频率,并采用数据调度模块解决流水线上“数据相关”问题。仿真结果表明,32位珠算加法器平均运算仅需0.712ns,其速度是32位串行加法器的8.771倍,是32位并行加法器的1.588倍。这对于进一步优化实现硬件乘法器,甚至最终实现硬件除法器提供了研究空间。     

GPS数字中频信号仿真及捕获验证

为测试全球定位系统(global positioning system,GPS)软件接收机中GPS信号处理算法的功能,有必要对GPS信号进行仿真.在分析GPS数字中频信号数学模型的基础上,详细阐述了信号仿真的步骤并实现了GPS数字中频信号仿真器.在捕获算法中,分析了时域串行搜索捕获和频域并行搜索捕获算法的复杂度.与其他捕获算法相比,并行码相位捕获算法大大减小了复杂度.选择了捕获速度快的并行码相位搜索捕获算法时产生的中频信号进行验证,结果表明,仿真器可以为GPS信号处理算法提供可靠的信号源.     

一种CCD图像相关处理系统的FPGA+DSP实现

在卫星观测系统中,CCD相机对高精度图像实时跟踪时,为得到高信噪比高分辨率的图像,必须对图像进行实时相关处理.而现有软件实现速度不高,不能实现其实时性.本文在分析图像相关处理快速算法的基础上,使用Altera的Quartus Ⅱ软件,完成了其中的核心模块--FFT算法的硬件实现,提高了处理速度;并运用DSP处理器,设计了一个基于FPGA的实时数字图像处理系统.文中给出了系统的硬件电路和软件算法模块.仿真和调试结果表明:用FPGA与高速数字信号处理算法的结合,可以满足系统对图像进行实时处理的要求.     

直接序列扩频信号快速捕获

提出一种新的基于频域并行搜捕法的改进型快捕电路结构.该结构利用设计复用技术实现FFT单元和IFFT单元的复用;通过软件计算本地伪码FFT,并将其结果存储在ROM中,使硬件规模大幅减少;采用并行设计提高系统的运算速度;采用块浮点算法提高动态范围和运算精度.整个快捕电路由一块FPGA XC2V3000-5实现,工作时钟为29 ns,精度为1/4码片情况下,伪码捕获仅需4.145 ms.仿真和测试结果验证了设计的正确性.     

多通道并行TD-LTE小区搜索架构设计与FPGA实现

移动终端通过小区搜索完成与网络的接入工作.为了更快地完成时分长期演进 (time division long term evolution,TD-LTE)系统小区搜索过程,与传统数字信号处理(digital signal processing,DSP)串行模式对比,从速度和面积两方面综合考虑,提出一种基于现场可编程门阵列(field programmable gate array,FPGA)的多通道并行小区搜索架构.主要工作集中在小区搜索整体方案设计和FPGA硬件实现上,在算法上对整个小区搜索算法架构进行了改进,同时根据硬件需求,利用以时钟换取速度的思想对FPGA硬件实现架构进行了优化.采用多通道并行高速乘法器进行序列相关检测和动态门限配置的方法,大大缩短了TD-LTE小区搜索的处理时间.并以Altera的EP4SGX230KF40C2 芯片作为硬件平台进行了Modelsim功能仿真、板级验证等工作.实验结果表明,该设计方案的处理速度和数据精度均满足TD-LTE 系统测试要求,性能远优于传统的DSP架构模式,可以应用到实际工程中.     

基于Xscale与FPGA的微小型飞行器控制系统的硬件设计

以微小型飞行器为控制对象,设计了一种基于Xscale FPGA的双芯片微小型数字控制系统.该系统用基于Xscale架构的微处理器处理导航算法和控制算法,用FPGA处理外部信号核心.选择嵌入式Linux作为软件平台,完成了Bootloader设计、嵌入式Linux的裁减和主要器件FPGA的驱动设计.针对FPGA所需处理的信号,设计了用于A/D采样的硬件电路,采用硬件描述语言对电路模块进行了软件设计.实验测试结果表明,该系统具有较高的集成度和较好的实时性.     

基于FPGA 的并行数码管显示控制设计

论述了采用Verilog HDL设计语言开发串行输入的多组多位数码管显示的设计思想.在硬件物理层实现串行数据的接收和硬件编码,而该物理层是采用VerilogHDL编程在FPGA上实现.利用FPGA硬件执行的并行性解决传统设计方法中难以克服的多组多位数码管显示抖动问题,这也是一种充分利用FPGA资源换取系统性能的设计方法,也易于实现数码管显示的扩展.本设计方案的VerilogHDL源代码已经完成综合并通过了布局布线后的时序仿真,系统性能完全满足实际需求.     

一种适合FPGA实现的开平方算法

随着嵌入式等实时系统技术的发展,越来越多的数字信号处理要求将开平方等运算用硬件实现.本文介绍了一种改进的不恢复余数的开平方算法,分析了它的一些优点,用VHDL语言在Xilinx公司的FPGA器件上实现了该算法;分别设计了被开方数是16位和8位的电路,并进行了比较.实验结果表明,与其他算法比较,改进的不恢复余数的开平方算法具有输出延时小和占用资源少的优点,同时随着被开方数的增加,最高频率下降幅度不大,具有较好的实用价值.     

GPS数字中频信号仿真及捕获验证

为测试全球定位系统(global positioning system,GPS)软件接收机中GPS信号处理算法的功能,有必要对GPS信号进行仿真。在分析GPS数字中频信号数学模型的基础上,详细阐述了信号仿真的步骤并实现了GPS数字中频信号仿真器。在捕获算法中,分析了时域串行搜索捕获和频域并行搜索捕获算法的复杂度。与其他捕获算法相比,并行码相位捕获算法大大减小了复杂度。选择了捕获速度快的并行码相位搜索捕获算法对产生的中频信号进行验证,结果表明,仿真器可以为GPS信号处理算法提供可靠的信号源。     

升余弦滚降基带成型内插滤波器的FPGA实现

无线数字通信中,内插滤波器用来对基带信号进行脉冲成型滤波,以限制发送信号的带宽,降低带外干扰.研究一种应用于无线数字传输系统的高速FIR成型滤波器的设计方法,该方法采用分布式查找表算法,以降低硬件开销和提高处理速度为目标,是基于现场可编程门阵列(FPGA)并实现升余弦滚降基带成型内插滤波器的硬件电路.最后,通过实测波形与仿真波形证实方法的优越性.     

高速低复杂度并行盲均衡的研究与FPGA实现

针对高速解调系统中由多径效应、射频器件和模数转换（ADC）的带内幅度相位的不一致性以及定时采样时刻的偏差等所引起码间串扰问题,提出了一种基于恒模算法（CMA）的低复杂度并行盲均衡实现结构,该结构运用弛豫超前变换技术以及快速FIR算法（FFA）,在符号速率远高于FPGA时钟频率的情况下,通过运用低复杂度的流水线并行结构,以较少的硬件开销,满足盲均衡最大化数据吞吐量的要求.将本架构在Xilinx XC7VX690T硬件平台上实现,并应用于600 Ms/s符号速率的高速解调系统中,极大地提高了信号的质量,从而验证了本算法的可行性和高效性.      

基于FPGA的LED显示屏控制系统的设计与实现

根据LED显示屏的工作原理,提出了一种基于FPGA的大屏幕LED图文显示屏控制系统设计方案。系统采用移位芯片74HC595构建驱动电路,通过串行方式输出驱动信号,利用FPGA构建核心控制电路,采用Verilog HDL语言编写程序,完成显示汉字数据的读出,按照串行方式产生行、列扫描信号和控制信号,动态扫描并驱动LED显示屏。实验测试结果表明:系统可以实现汉字滚动显示,整个系统外围电路简单,易于扩展。     

高速电流模预加重串行发送驱动器的设计

设计并实现了一种使用90 nm CMOS工艺制造的高速电流模预加重串行发送驱动器.它的核心电路工作电压为1 V,最高工作频率为8 GHz.发送驱动器包括1个主发送驱动器,2个预发送驱动器和1个预加重发送驱动器.设计可以通过主发送驱动器调节输出信号幅度,而预发送驱动器是用来调节发送信号的压摆率,加入预加重发送驱动器为了采用预加重技术来抵消传输信道对信号的衰减,降低信号的码间串扰.测试表明,发送驱动器输出眼图高于系统设计标准.