一种CCD图像相关处理系统的FPGA+DSP实现

在卫星观测系统中,CCD相机对高精度图像实时跟踪时,为得到高信噪比高分辨率的图像,必须对图像进行实时相关处理.而现有软件实现速度不高,不能实现其实时性.本文在分析图像相关处理快速算法的基础上,使用Altera的Quartus Ⅱ软件,完成了其中的核心模块--FFT算法的硬件实现,提高了处理速度;并运用DSP处理器,设计了一个基于FPGA的实时数字图像处理系统.文中给出了系统的硬件电路和软件算法模块.仿真和调试结果表明:用FPGA与高速数字信号处理算法的结合,可以满足系统对图像进行实时处理的要求.     

基于DSP和FPGA的UART系统设计

基于DSP和FPGA的异步串口UART的工作原理和软、硬件设计.采用DSP作为处理器,将UART的核心功能嵌入到PFGA内部,并利用DSP的EDMA功能完成FPGA内部FIFO和DSP内部RAM中乒乓缓冲器之间的数据传输.使用VHDL硬件描述语言对PFGA进行编程,并在Quartus Ⅱ 7.2中完成了时序仿真,最后在Altera的CYCLONE系列FPGA上下载实现,验证了用FPGA实现串口通信的可行性.     

MP3解码在数字信号处理芯片上的并行实现

由于MP3解码算法比较复杂,其中大多数运算是32位的运算,但是一些数字信号处理(DSP)芯片只支持16位的定点运算.为了在支持16位定点并行运算的数字信号处理(DSP)芯片上并行实现MP3解码程序,通过研究MP3定点解码程序中的运算特点和常用的支持16位定点并行运算的数字信号处理(DSP)芯片的特点,提出了MP3解码程序中32位的加法、减法和乘法运算在支持16位运算的DSP上的并行实现方法.实验表明,该算法充分利用了DSP芯片的并行功能,解码效果与参考C代码解码效果一致.     

用于物联网的可重构的祖冲之密码算法的硬件设计

针对应用在资源有限的物联网中的祖冲之(ZUC)256密码算法,本文介绍了一种资源优化的ZUC-256密码算法的硬件实现方案,设计了面向资源优化的循环型ZUC-256密码算法的硬件架构和基于块随机存取存储器(BRAM)的可重构S盒(S-box)单元,从而有效地降低了资源消耗。硬件方案在现场可编程逻辑门阵列(FPGA)上进行了硬件验证,结果表明本文资源优化的循环架构中的各个硬件开销相比已有的方案有明显的降低。     

独立前向滑块式超高速Viterbi译码器结构设计

超宽带(UWB)通信系统需要高达480Mb/s的Viterbi译码器,而传统并行Viterbi译码器结构难以在现场可编程门阵列(field-programmable gate array,FPGA)上实现该速率。该文提出了独立前向滑块式并行Viterbi译码结构,解决了传统并行Viterbi译码器硬件实现存在的布线拥塞、逻辑资源消耗过大等技术难题,有效提高了系统最大工作时钟频率;同时,给出一种精简加比选单元(ACSU),通过减少加比选迭代运算阶数,降低了关键路径延时,进一步提高了系统最大工作时钟频率。完成4路并行Viterbi译码器的硬件设计,并在Xilinx Virtex-4FPGA上进行了验证,其最高译码速率达720Mb/s。     

基于FPGA与DSP的DS12CR887精密时钟设计

DS8887是一款内置晶振和锂电池的高精度时钟芯片.介绍一种基于FPGA和DSP使用DS887精密时钟芯片的设计方案.采用FPGA可以缩小设计周期,便于硬件实现,提高系统的稳定性;通过DSP控制实现对时间的读取与写入.本设计使得时钟的读取运行时间短,操作简单,系统稳定.     

基于FPGA与SRAM数据采集系统设计

传统的数据采集系统大都是由ARM+DSP实现的,虽然DSP的优势在于数据处理,但是随着FPGA技术的发展,很多FPGA已经可以取代DSP的作用了。尤其是在高速实时的数据采集领域,采集回来的数据速度高,数据处理相对简单(平均处理),使用FPGA构建的数据采集系统能更加快速地对采集的信息进行快速处理。本设计的工程的具体应用背景是光纤通信检测仪,期中数据采集与处理模块有别于传统的MCU架构,采用的是FPGA+SRAM架构,可实现高速数据采集与处理。     

基于FPGA+DSP的北斗信号快速捕获算法设计与实现

为了解决北斗卫星接收机中传统并行频率捕获算法傅里叶变换需要处理的数据量大而影响卫星信号捕获速度的问题,提出了一种基于相干降采样的北斗信号快速捕获算法。利用FPGA+DSP（高速数字信号处理器+现场可编程逻辑门阵列）,在传统的并行频率捕获算法中加入相干降采样模块,当信号进行载波剥离和伪码剥离后,通过降低采样频率的方式减小傅里叶变换需要处理的数据量,再对卫星信号进行三维搜索。结果表明,理论上所提算法计算量减少了80%以上,对实际北斗信号进行捕获时,平均每颗星的捕获时间为9.95 ms,内存资源消耗相比于传统并行频率捕获算法减少了42%。因此,新算法能在节约资源的同时有效提高捕获速度,可为进一步提高软件接收机的捕获性能提供参考。     

基于FPGA的双线性对密码算法并行架构设计

为提高双线性对加密算法在密码芯片中的执行速度,设计并实现了1种面向双线性对加密运算的并行硬件处理架构.该架构中运算单元由2个同步运行的算术核构成,实现了对双线性对算法中有限域运算的并行处理,提高了硬件资源的复用率.设计采用Verilog HDL编码,并基于FPGA实现.与传统方案相比,该方案在满足安全性的条件下实现了较快的速度和较小的面积,能够满足安全密码芯片的应用要求.     

面向CPU+GPU异构计算的SIFT

依据图形处理器(GPU)计算特点和任务划分的特点,提出主从模型的CPU+GPU异构计算的处理模式.通过分析和定义问题中的并行化数据结构,描述计算任务到统一计算设备架构(CUDA)的映射机制,把问题或算法划分成多个子任务,并对划分的子任务给出合理的调度算法.结果表明,在GeForce GTX 285上实现的尺度不变特征变换(SIFT)并行算法相比CPU上的串行算法速度提升了近30倍.     

TMS320VC5402 HPI及其在电子提花龙头检测器中的应用

为提高基于DSP的高速数据采集多处理器控制系统(如电子提花龙头检测器系统)多机通信速度，针对TMS320VC5402 DSP片内集成的增强型8位HPI外设可在不增加CPU负担的基础上与主机实现高速通信的特点，设计了5402通过HPI和计算机并口进行通信的硬件电路，在硬件电路上给出通信软件设计．此方案现已应用于电子提花龙头检测器系统中，并取得良好的效果．     

软件无线电的数字中频技术在WCDMA基站中的应用

随着高性能数字信号处理器(DSP)和现场可编程门阵列(FPGA)的出现,基于软件无线电(SDR)的数字中频技术目前被广泛地应用到3G基站中.本文在分析了数字中频模块原理及结构的基础上,对WCDMA基站中的数字上变频器(DUC)进行了优化设计,提出了一种三级实现方案.仿真结果表明,对比单级实现方案,该方案带来了4 dB的系统性能改善,同时对DSP运算速度的要求是单级方案的1/10,适合硬件实现.     

GVF场的多层细胞神经网络实现及其在图像分割中的应用

提出了利用多层细胞神经网络实现梯度矢量流GVF场的方法,并与扩展、细化的细胞神经网络(CNN)相结合来实现动态轮廓的图像分割．细胞神经网络具有并行运算的能力,可解决传统串行算法复杂性大,不能实时处理的问题,并克服了梯度场作为CNN的外力驱动方法的局部最小问题。在图像处理过程中,外部图像由GVF信息引导,最后收敛到所期望的目标位置。结果表明,该方法在不同的输入图像条件下均获得了比Vilarino提出的方法更好的分割结果,并具有实时处理速度。     

CT图像重建的可扩展多DSP并行计算系统结构

为提高大型工业CT的图像重建速度,通过分析卷积反投影算法的特点,提出了一种并行计算方案。设计了一种基于SPMD(单指令集,多数据流)并行处理结构的可扩展的多DSP(数字信号处理器)并行计算系统模型。通过仿真实验,确定了系统设计的重要参数——DSP的数量的选择依据。仿真结果表明,利用这种模型,可以将重建的时间从100 s量级降低到1 s量级。这样就大幅度地提高了CT图像重建的速度,扩大了大型工业CT的运用范围。     

基于DVB-S2的高速多码率LDPC编码器的FPGA设计与实现

针对DVB-S2标准中的低密度奇偶校验(LDPC)码,提出了一种LDPC编码器设计结构. 该结构巧妙地利用了输入数据的随机特性,显著降低了计算电路的功耗. 在此基础上,提出了两路并行的编码器设计方法,将编码器可处理的信息速率提高到原来的2倍. 在现场可编程门阵列(FPGA) XC4VLX25-10SF363上实现了两路并行的多码率LDPC编码器. 经实验测试表明,编码器工作稳定,处理速率高达328Mbit/s,可满足同步数字传输体系(SDH)高速传输的应用需求,同时,该编码器具有通用性,经过重新配置可实现具有类似校验矩阵的LDPC编码.     

基于DSP的视觉监测相机的图像处理系统

提出了一种基于TI（Texas Instruments）司的高性能DSP芯片TMS320VC33,集合了CPLD和外围存储技术的实用的视觉监测相机的图像处理系统．并且介绍了该系统的软硬件组成和设计方案。该系统性能优异,运算速度快、精度高、功耗低,适合用于航天装置。     

Balanced energy-efficient relay selection scheme in wireless mobile relay networks

In order to resolve the relay selection problem in wireless mobile relay networks (WMRNs), a novel balanced energy-efficient mobile relay selection scheme is proposed in this paper.Compared with traditional counter-based algorithm, distance and energy consumption are considered from network respect to provide a better network lifetime performance in the proposed scheme.Also, it performs well when nodes move freely at high speed.A random assessment delay (RAD) mechanism is added to avoid collisions and improve transmission efficiency.Simulation results reveal that, the proposed scheme has advantages in prolonging network lifetime, balancing energy consumption and reducing the total energy consumption compared with existing counter-based scheme.     

一种应用神经网络的实时语音增强方法

提出了一种用神经网络模型和信号子空间特征分解相结合进行语音增强的方法,该方法利用了神经网络并行处理、高速计算的能力和语音信号的短时平稳的特性．它既克服了传统的谱相减法中残留“音乐噪声”的缺陷,又可以实时、有效地增强语音,能够满足一些语音处理与识别系统的需要．     

基于FPGA的卷积神经网络加速系统

以在现场可编程门阵列(FPGA)上部署卷积神经网络为背景,提出了卷积神经网络在硬件上进行并行加速的方案.主要是通过分析卷积神经网络的结构特点,对数据的存储、读取、搬移以流水式的方式进行,对卷积神经网络中的每一层内的卷积运算单元进行展开,加速乘加操作. 基于FPGA特有的并行化结构和流水线的处理方式可以很好地提升运算效率,从对ciafr-10数据集的物体分类结果看,在不损失正确率的前提下,当时钟工作在800 MHz时,相较于中端的Intel处理器,可实现4倍左右的加速.卷积神经网络通过循环展开并行处理以及多级流水线的处理方式,可以加速卷积神经网络的前向传播,适合于实际工程任务中的需要.