基于FPGA的高速FFT处理器的设计与实现

针对高速实时信号处理的要求，提出了4096点快速傅立叶变换（FFT）处理器在现场可编程门阵列（FPGA）中的设计与实现方法。该方法采用了按频率抽取（DIF）基4算法和6级流水线结构，每级均采用FIFO存储器实现延迟功能，和四路转接器一起共同完成序列的码位抽取。为了避免数据溢出，采用块浮点结构来表示数据，节省了器件资源。实验结果表明，该方法在保证运算精度和实现复杂度的同时，提高了处理器的数据时钟频率和处理速度。     

CCD相关跟踪器中的32点复数序列FFT研究

分析了CCD相关跟踪器的基本结构,将其应用在中国小行星上天系统,分析了其必要性和重大意义,并针对卫星观测系统中相关跟踪器对高精度实时图像跟踪的要求,通过对各种算法的比较,研究设计了CCD相关跟踪器中的核心模块--利用现场可编程门阵列(FPGA)的快速傅立叶变换(FFT)模块.     

一种高性能FFT蝶形运算单元的设计

基于TSMC 0.18 μm CMOS工艺标准单元库,设计了一种高性能快速傅立叶变换蝶形运算单元.蝶形运算是快速傅立叶变换的核心,单元采用时间抽取的快速傅立叶变换基2算法、并行全流水结构,对IEEE 754单精度浮点数构成的复数进行处理,并可在同一个快速傅立叶变换处理器中并行扩展使用.逻辑综合与版图综合后的报告显示单元的核面积为1.96 mm2.仿真结果表明,单元能够稳定运行在200 MHz时钟下,输出数据误差小,使用一个该单元的快速傅立叶变换处理器完成1 024点数据运算需时27.6 μs,其速度、精度及面积完全达到了设计指标.     

雷达信号跟踪器的设计及实现

雷达信号的跟踪系统是中段探测定位装置的重要组成部分,完成信号的跟踪和数据传送的功能.它是以高速数字信号处理器(DSP)TMS320VC5409为CPU,核心部分采用现场可编程门阵列(FPGA)芯片EP20K200E实现.整个系统采用模块化设计,与以往的系统相比,集成度和灵活性都有了很大的提高.     

超高速FFT处理器的研究

提出了在现场可编程门阵列(FPGA)上实现512点基-8快速傅里叶变换(FFT)算法的设计方案.方案采用了单芯片超高速的FFT处理器结构,满足了实时信号的处理要求.通过采用基-8算法、流水线结构以及32位的浮点数据,提高了FFT的运算速度并减少了FPGA内部的资源占用.本设计方案在100MHz的时钟下,完成了512点基-8 FFT运算需要,满足了高速数字信号处理的要求.     

16位模型计算机的FPGA设计与实现

随着近些年现场可编程门阵列(FPGA)的发展和电子设计自动化(EDA)技术的进步,目前基于大规模可编程逻辑器件的嵌入式软核处理器设计已经成为可编程片上系统(SOPC)设计的重要部分。本文介绍了一种以软核处理器设计为核心的模型计算机设计,并给出了模型计算机各主要模块的设计思路和具体实现方法及16位模型机指令系统软硬件验证测试的相关内容。     

适用于媒体处理的可重构处理器

采用阵列处理器的设计方法,提出了一种基于单指令多数据技术的可重构处理器.通过在ReMAP原型芯片实现二维离散余弦变换算法,重新设计乘法累加器、增加局部数据寄存器、增加处理单元间共享寄存器和分层次传输处理单元内数据,提出优化的ReMAP架构,并在现场可编程门阵列上完成功能验证.在Re-MAP架构上实现二维离散余弦变换以及绝对误差和的结果表明,优化的ReMAP架构支持多个算术逻辑单元,充分利用媒体算法的内在并行性,获得了较高的性能加速比.ReMAP架构的可扩展性可进一步提高性能加速比,满足媒体处理的应用.     

用FPGA实现FFT的研究

目的 针对高速数字信号处理的要求,给出了用现场可编程门阵列（ＦＰＧＡ）实现的快速傅里叶变换（ＦＦＴ）方案。方法 算法为按时间抽取的基４算法,采用递归结构的块浮点运算方案,蝶算过程只扩展两个符号位以适应雷达信号处理的特点,乘法器由阵列乘法器实现。     

基于DSP＋FPGA结构的图像跟踪系统的设计

介绍了一种基于DSP＋FPGA结构的小波图像处理系统设计方案,以高性能数字信号处理器TMS320C6711BFPGA作为核心,结合现场可编程门阵列,实现了实时数字图像处理．     

被动雷达测向系统信号处理器的设计

介绍了被动雷达探测系统测向方法,提出了被动测向系统信号处理器的设计方法.采用DSP(数字信号处理器) FPGA(现场可编程门阵列)结构,使得系统的处理速度大大提高,而且集成度高、可靠性好、使用灵活,具有很强的应用价值和参考价值.     

OOFDM-PON系统的FFT/IFFT字长联合优化设计与实现

在基于现场可编程门阵列(field programmable gate array, FPGA)平台实现的实时光正交频分复用无源光网(optical orthogonal frequency division multiplexing-passive optical network, OOFDM-PON)系统中, 由于实时全并行快速傅里叶变换/快速傅里叶反变换(fast Fourier transform/inverse fast Fourier transform, FFT/IFFT)模块计算复杂度高, 成为实时OOFDM-PON系统设计的主要瓶颈之一. 构建OOFDM-PON发送与接收仿真平台, 通过联合优化OOFDM-PON发送端的IFFT与接收端FFT蝶形运算的旋转因子和输出字长来降低模块的系统逻辑资源占用率. 采用基于缩短字长界限范围的方法来减少最优化字长的搜索时间, 同时构建了实时OOFDM-PON系统的基于DIF-2的64点IFFT/FFT的字长优化映射表. 该映射表在离线OOFDM-PON平台上的验证结果与仿真结果之间的误差控制在0.5 dB,验证了该优化算法的正确性. 与Spiral设计方案相比, 该设计的基于上述映射表的FFT模块可以节约大约37.2%的逻辑资源.     

基于DSP+FPGA的高动态GPS信号载波环路设计

为了提高动态环境下捕获、跟踪GPS信号的环路性能,通过分析环路逻辑时序、参数和高动态下多普勒频移的变化特性,使用高阶、宽带宽的跟踪环路,设计了一种基于DSP+FPGA的载波捕获、跟踪方法。利用现场可编程门阵列(FPGA)对信号进行傅里叶变换,实现载波的快速初捕和二次精捕,同时利用数字信号处理器(DSP)实现具有自动调整功能的二阶频率锁定环路的辅助三阶Costas-PLL载波跟踪环,使得环路具有抗高动态性能的同时仍拥有较高的跟踪精度。仿真实验表明:该方案能实现高动态下载波信号的快速捕获与精确跟踪。     

基于FPGA的4K点基-16 FFT电路的设计

介绍了一种基于FPGA的4096点基-16FFT算法的实现方法。用Verilog语言完成系统设计描述,经过编译、综合和下载,给出了仿真测试的结果。本文采用块浮点和循环存储结构,避免了溢出和节省了大量的硬件资源。实验结果表明,该方法在保证了运算精度和实现复杂度的同时,使运算速度相对于基-4算法提高了一倍。     

基于FPGA的实时PFFT处理器的高效实现

摘要：
提出了一种在现场可编程门陈列（FPGA）器件上高效计算实时离散傅里叶变换（DFT）的处理器.该处理器采用实时质因子傅里叶变换（PFFT）算法实现,应用级联流水架构来获得实时处理能力;利用基于查找表（LUT）的分布式算法来获得与FPGA器件基本逻辑单元适配的特性;利用质数点DFT的循环卷积特性来显著降低LUT的规模.根据该方法,设计了一个16位、1 105点的实时PFFT处理器,并在Xilinx Virtex5 FPGA平台上进行了实现验证.结果表明,该处理器达到了比现有1 024点快速傅里叶变换（FFT）更少的资源占用和更高的资源利用效率.
关键词：

中图分类号： 文献标志码： A     

基于FPGA的R-64 FFT处理器的实现

快速傅里叶变换(FFT)处理器是大多数数字信号处理和数字通信系统的关键部件.文章实现了一种4 k(4 096)点改进的R-64(基-64)FFT处理器,相对于其他 R-4的流水线结构,具有占用资源更少、控制更简单等特点.该FFT处理器采用浮点数制流水线结构,能够连续处理输入数据,对R-4处理单元的改进减少了62.5%的复数加法器;该FFT处理器基于FPGA的系统时钟能够达到89 MHz,数据吞吐量为4 096 point/46 μs.     

Novel Low-Complexity Low-Latency Orthogonal Frequency Division Multiplexing Transmitter

Traditional orthogonal frequency division multiplexing(OFDM) transmitter is implemented by exploiting inverse fast Fourier transform(IFFT), up-sampling, and low pass shaping filter(LPSF) modules, which occupy a large number of hardware resources and severely lower down the operation speed. To address these limitations, we propose a novel OFDM transmitter architecture, by which the aforementioned modules can be discarded and replaced with some simple switches. In the proposed architecture, direct digital synthesis(DDS) method is employed to generate digital sub-carriers and to transform OFDM data from frequency domain to time domain. Through some sophisticated simplifications, the proposed architecture can avoid using multipliers and remarkably save hardware resources. Finally, comparative experiments are carried out on field programmable gate array(FPGA) platform which demonstrates that our DDS-based architecture saves more than half of the hardware resources and doubles the achievable maximum frequency compared with traditional structure.     

高性能信号处理系统体系结构的研究与实现

构建高性能的并行分布式信号处理系统．在所构建的信号处理系统结构中，摒弃了传统上基于共享总线的互连方法，将RapidIO互连协议应用于基于开关互连的、点对点的多处理器系统体系结构中，并使用可编程门阵列FPGA实现基于RapidIO的DSP节点的通信处理器，对该处理器的性能进行了讨论和分析。     

基于H.264的DCT变换系数解码的FPGA实现

根据H.264码流解码过程中整数DCT逆变换逆量化的算法原理,优化设计出一种基于FPGA的新型解决方案.设计采用VHDL和C语言相结合的编程方式,其中源数据的获取和分析在NIOSⅡ软核处理器中用C编程完成,各高效算法则用硬件描述语言VHDL编程实现.说明了逆量化和逆变换的算法原理,各功能模块的设计流程和仿真结果.设计充分利用DCT算法的对称性,提出用高度并行结构来加快处理速度的方法.设计方案在保证运算精度的同时,结构简洁、运行速度快,可移植性强.     

面向步进电机控制的RISC-V微控制器的设计与实现

为了在步进电机控制领域探索灵活的控制和设计方案,针对第五代精简指令集RISC-V架构的开源创新,设计开发了用于步进电机控制的RISC-V微控制器.在现场可编程门阵列(FPGA)中实现了处理器、存储器、总线、外设及调试接口等模块,构建了可配置的微控制器平台.通过搭建仿真调试环境以及软硬件联合测试,验证了微控制器设计的正确性.在步进电机控制系统测试中,脉冲宽度调制模块产生控制脉冲,正交编码脉冲电路检测转子位置,硬件系统正常工作并且实验的相对误差保持在千分之一量级.