低功耗测试研究进展

随着CMOS器件进入纳米时代,测试时产生的功耗大大超过系统正常工作时的功耗,测试功耗已成为影响芯片设计的重要因素,芯片测试时的低功耗技术也已经成为当前学术界和工业界的一个研究热点.文章首先介绍了低功耗测试技术的基本概念,分析测试中的静态功耗和动态功耗;其次,分类介绍目前常用的测试功耗控制技术;然后,对研究热点的变化和技术发展的趋势做出说明.     

低功耗技术的研究及其智能卡中的应用

随着集成电路的冬展和应用,功耗得到越来越重视。分析了芯片功耗的由来和智能卡所面对的低功耗的挑战,最后针对智能卡无源的特点．提出了低功耗的方案。优化后的双界面智能卡具有低功耗,性能稳定的特点。     

一种低功耗时钟树综合的寄存器聚类方法

随着集成电路制造工艺的进步与芯片集成度的提升，对于低功耗芯片的需求越来越大.时钟网络功耗占芯片总功耗的 40%以上，优化时钟网络的功耗已成为高性能集成电路设计中最重要的目标之一.本文提出了一种新的寄存器聚类方法来生成时钟树的叶级拓扑结构，通过限制群组的扇出、负载和范围，对寄存器进行合理分组，减少了缓冲器的插入数目和总布线长度，有效降低时钟网络功耗.将该方法整合到传统的时钟树综合（CTS）流程中，在ISCAS89 基准电路上测试并分析其有效性.实验结果表明，该寄存器聚类方法在不影响时钟树最大延时的情况下，有效减少了时钟网络20%以上的功率耗散和20%以上的时钟偏移.     

流水线模数转换器的一种数字校准技术

为了降低流水线模数转换器中数字校准电路的规模和功耗,提出了一种新的基于信号统计规律的后台数字校准技术.该技术采用自适应搜索算法和二元单调函数的幅值增量比较算法,分别对基于信号统计规律的数字校准技术中的距离估计电路和查找表进行优化设计,减少了距离估计所需的数字电路和查找表所需的ROM空间,极大地降低了数字电路的规模和功耗.应用该校准技术实现了一个12位、采样率为4×107 s-1的流水线模数转换器.测试结果表明,同优化前相比,该芯片数字电路的功耗降低了931%,所需ROM空间减小了95%.整个芯片采用SMIC 0.18μm CMOS工艺设计,总功耗为210 mW,芯片面积为3.3 mm×3.7 mm.     

布线约束下的低功耗扫描测试

分析了扫描测试过程中功耗产生的原因,研究了扫描触发器跳变对内部组合逻辑锥的影响,并对其进行建模,将计算得到的影响函数值作为扫描链重排序的依据.然后,基于扫描链结构的特殊性,分析了布线约束对扫描链重新排序的影响,并将布线约束简化,提出了一种同时兼顾低功耗和布线约束的算法.该算法不需要迭代,通过一次运行即可得到扫描链重排序的结果,在保证后端设计可行性的前提下,尽可能减少了高影响值扫描单元上的跳变次数,实现了对扫描测试功耗的优化.基于电路测试算例以及ISCAS89基准电路集中的电路s298和s5378,进行了仿真实验,结果表明:所提算法可以使扫描测试功耗降低12%,对故障覆盖率以及测试时间没有任何影响,而且不需要任何硬件开销,可应用于芯片的量产测试.     

C240X系列DSP定点数学函数库的应用

定点DSP在做浮点运算时效率不高,影响了定点DSP的应用.TI公司推出针对C24X系列DSP的qmath数学函数库,用定点算法优化实现了常用的一些数学函数.本文介绍了该数学函数库的使用方法和要注意的问题,并在相同硬件条件下进行了执行定点函数和浮点函数的对比实验,结果表明合理使用定点数学函数可以显著提升C语言DSP程序的执行效率,对定点DSP应用系统的高级语言开发有很大帮助.     

动态测试系统微功耗技术研究

本文介绍了在动态测试系统中实现微功耗的关键技术以及对电路进行优化设计的常用方法;着重阐述了微功耗优化技术的相关内容;在分析现有模拟器件和功耗模型的基础上,从物理逻辑设计、软件编程优化、低功耗映射等方面评述了当前低功耗关键技术,并提出了相关可行的改进方案。     

基于WDC结构的低静态功耗Cache设计

基于片上cache占处理器芯片功耗的比重越来越大，提出了一种新的路衰减cache(Way-Decay Cache，WDC)结构．该结构通过门控Gnd技术来动态地关闭或开启部分cache路，使得cache结构可以在低功耗配置和正常配置之间切换，从而达到降低静态功耗的目的．与现有的低功耗cache结构相比，附加的逻辑少，实现简单，具有硬件的可实现性．试验结果表明，该结构可以降低cache的功耗，同时对cache整体的性能影响很小．     

基于Linux平台的DSP编程性能优化

自1980年以来,DSP芯片的不断发展使其在多个领域得以成熟应用。而在实际工业应用中,一个好的算法往往需要经过大量优化才能满足系统日益提高的性能要求。本文先使用Linux平台下的性能分析工具gprof对代码整体结构进行剖析,再基于分析结果进行有针对性有侧重点的优化。其中所选优化方法适用于大部分DSP编程环境,包括编译器选项优化、Intrinsic函数优化、循环体优化和存储空间分配优化。以混合激励线性预测(MELP)语音编解码算法为例进行说明,由实验结果可以看出,这种优化方法比普遍优化效率更高,效果更好。     

TMS320C542的并口引导装载方法研究

首先对DSP芯片TMS320C542的性能进行介绍,接着分析它的片内ROM结构及常用引导装载方法,最后设计了在一些情况下需要利用并口EPROM进行引导装载的方法。实践证明,该方法是简单可行的。     

用于智能锁的超低功耗系统的设计与应用

为解决现今指纹锁的高性能和低功耗之间的矛盾,提出了一种基于双核架构的嵌入式系统,采用TI公司AM437x高性能处理器移植识别算法;具有超低功耗的AVR单片机MEGA8微控制器作为主控芯片,以控制非接触启动、红外灯、电机驱动等外围设备,保证系统具有较低的待机功耗.通过设置主控芯片的超低功耗睡眠模式,使得系统大部分时间处于低功耗状态,利用非接触式启动模块控制高耗能识别模块仅在需要的时候上电启动,从而大大降低系统的功耗.综合测试表明,系统休眠时MCU静态工作电流低至1.51μA,唤醒时电流优化至3.3mA,8节干电池使用寿命为638d.相比现有设计方法,兼具更低的功耗和更高的性能.     

假肢膝关节磁流变阻尼器的多目标优化设计与分析

为解决目前应用于假肢膝关节的磁流变阻尼器(magnetorheological damper,MRD)存在的问题,通过建立假肢膝关节磁流变阻尼器结构参数与优化目标之间的关系模型;以磁流变阻尼器的低功耗化及轻量化为优化目标,采用多目标遗传算法对其关键几何尺寸进行优化,分析各参数对优化目标的影响,并得出最优化的解。研究结果表明:优化过后的假肢膝关节磁流变阻尼器的体积及功耗分别减小了21%和36%,同时其输出阻尼力并没有受到影响;阻尼器的功耗优化与体积优化之间存在相互制衡关系,因此在寻求最优解时,应考虑实际情况的需要,选择最为合理的参数。     

典型低功耗无线智能设备的一般功耗模型

低功耗无线智能设备数量正在急剧增长,研究其功耗影响规律有助于优化设备的电源模块,还能为自供电设备提供基本的设计指导.开发了一种典型无线低功耗蓝牙设备,根据无线设备的工作特征定义了无线数据吞吐率及工作占空比两个基本参数,建立了基于上述基本参数的一般功耗模型.通过所搭建的功耗测试平台测量了上述蓝牙设备在不同工作条件下的平均功耗值,实验结果验证了理论模型.研究结果在低功耗无线设备的功耗分析和优化方面有一定的指导意义.     

一种低功耗时钟芯片的设计

讨论了一种低功耗时钟芯片的设计，从CMOS电路功耗产生原因入手，在振荡分频电路中减小电路工作电压，在时序电路中采用门控技术，达到降低功耗的目的，经流片后测试表明该芯片工作电流0．17mA，满足低功耗要求。     

基于低功耗SoC的微型图像采集系统设计

针对低成本和低功耗的物联网SoC芯片发展要求,基于SMIC 55 nm CMOS工艺,以低功耗开源处理器RI5CY的SoC芯片为平台,结合片内含有DSP与A/D转换功能的低电压CMOS图像传感器OV7725,设计并实现了一款基于开源RISC_V指令集架构SoC芯片的图像采集控制系统.文中介绍了图像采集控制系统的结构,并详细阐述基于AHB总线的图像采集控制器的设计.控制器采用一种改进的异步FIFO来实现不同时钟域的同步设计,具有小面积和低功耗的特点.通过Modelsim仿真、DC综合以及FPGA验证,结果表明:该系统实现了视频图像数据的采集和传输,操作流程简单,易于软件调试,支持应用最高带宽可达37 MB/s. SoC芯片系统的时钟主频为200 MHz,芯片总面积为3 250×3 648μm2,总功耗仅为24.419 mW.     

基于单片机的智能秒表设计

文章介绍了以8051(CMOS低功耗)单片机为核心元件,并配以微功耗LED显示屏和串并行转换芯片及其他低功耗集成芯片,组合成的秒表系统。与普通秒表相比,除了带有计时暂停功能以外,增加了自设初始值的功能。其突出的优点:体积小、场外作业、功耗最低、宜用电池作为电源、硬件结构紧凑、简单和软件设计灵活。     

应用于全数字锁相环的动态器件匹配与低功耗鉴相技术

提出了应用于全数字锁相环的改进的动态器件匹配技术和低功耗鉴相技术.利用低功耗鉴相技术简化了传统的全数字锁相环的鉴相原理,发明出一种新型的数字鉴相器,降低了数字电路实现的复杂性,降低了功耗;同时,本文所述的应用于全数字锁相环的动态器件匹配技术,降低了电容的工艺偏差对锁相环输出调谐曲线的不利影响,优化了锁相环的性能.该全数字锁相环采用TSMC 0.13μm CMOS工艺进行设计,仿真结果表明,本文所述的低功耗鉴相器功能正确,可使全数字锁相环正确地锁定在2.4～5.2GHz,本文所述的基于改进算法的芯片中鉴相器部分具有传统架构鉴相器53.2%的功耗与66.5%的芯片面积.测试结果表明,动态器件匹配技术使振荡器的输出调谐曲线(本文指输出频率与DCO调制字码值的曲线关系)更加接近理想情况.     

基于自适应门控时钟的CPU功耗优化和VLSI设计

提出了一种CPU的功耗优化方法,即通过自适应时钟门控来解决CPU中由于流水线阻塞、浮点处理器(FPU)和多媒体协处理器空闲所导致的动态功耗浪费.首先,设计了模块级自适应时钟门控单元,并通过芯片内部硬件电路来自动监测上述模块是否空闲,模块空闲时时钟关闭,从而消除了不需要的时钟翻转带来的模块内部动态功耗消耗.然后,将自适应时钟门控单元应用于国产处理器Unicore-2中,对其流水线阻塞、FPU和多媒体协处理器空闲的产生进行功耗优化.最后,基于TSMC 65 nm工艺下已流片芯片的网表和寄生参数文件,通过反标芯片的波形获得电路翻转率,并用Prime Time PX工具进行了功耗仿真.仿真结果表明,利用本方法运行Dhrystone,Whestone和Stream三个典型测试程序时可获得18%~28%的功耗收益,其面积代价可以忽略,并对CPU性能没有影响.     

基于FPGA的IDCT变换的设计与实现

二维簿散余弦逆变换是图像解码算法的核心,基于DSP用软件实现速度较低,基于ASIC则占用的芯片面积和功耗较大。研究了一种由单个一维IDG重核完成的二IDCT结构。首先,运用蝶形运算实现一维IDCT变换,然后,     

基于通用开关盒的FPGA互连结构低功耗设计

为了降低FPGA互连结构的功耗,针对目前FPGA普遍采用的通用互连结构,提出了快速结构评估框架—FDPAef,建立了功耗延时积的逐级优化步骤.在新型的通用开关盒互连结构（GSB）基础上,使用该评估框架对各种结构参数进行评估和优化,得到一种低功耗的GSB结构.经过MCNC基准电路测试实验表明,相比传统的CB/SB互连结构,优化得到的GSB结构能够使FPGA功耗延时积下降9.9%,面积下降10.7%.