同步数字集成电路设计中的时钟树分析

时钟树的设计是同步数字集成电路设计中的一个重要部分,对系统的性能和可靠性有很大影响．文中介绍了同步数字系统的组成和时钟偏移的定义,提出了一种时钟树结构的设计方法,基于该方法用布局布线工具Astro对一个8051芯片进行了自动时钟树分析和指定结构的时钟树分析．结果表明,用文中方法设计时钟树结构能得到比自动时钟树分析更好的效果．文中还给出了设计中门控时钟问题的解决方法。     

基于模拟退火与合并代价反标的低功耗门控时钟布线算法

传统的时钟树布线算法可以扩展应用于门控时钟,例如在自底向上的合并过程中采用最小化合并电容方式。然而,当前点的合并,会影响到上层点的门控情况变化,虽然在局部合并时是最优的,却可能恶化时钟树整体功耗。针对该问题,提出了一种零时钟扭斜门控时钟布线算法,使用上一轮时钟树的布线结果估算上述影响所造成的合并代价变化。由于算法需要多轮反复计算,因此使用模拟退火方法,在每一次循环时重建时钟树结构,通过上一轮反标的合并代价信息进行优化,评估每一轮的结果,并生成新的约束供下一轮使用。实验结果表明,与传统的Greedy-DME算法相比,该算法可以获得至多23%的功耗优化。     

CSP多核处理器芯片的低功耗设计

提出了3种高主频多核处理器CSP芯片的功耗优化技术,即电源域间隔关断技术、流量感知的动态频率调节技术和层次式门控时钟技术.结果表明,3种优化技术对降低芯片功耗的作用均非常有效,能够不同程度地降低芯片的总功耗.其中,电源域间隔关断技术能够解决静态漏流功耗,流量感知的动态频率调节技术和层次式门控时钟技术能够控制动态功耗.     

同步数字集成电路设计中的时钟树分析

研究了同步数字系统的组成和时钟偏移,并结合一个数字集成电路8051的时钟树设计实例,介绍了时钟树的经验结构和设计方法流程.比较了采用Synopsys公司的布局布线工具实现的自动时钟树分析与指定结构时钟树分析,证明结构恰当的时钟树能得到比自动时钟树分析更好的结果.     

基于自适应门控时钟的CPU功耗优化和VLSI设计

提出了一种CPU的功耗优化方法,即通过自适应时钟门控来解决CPU中由于流水线阻塞、浮点处理器(FPU)和多媒体协处理器空闲所导致的动态功耗浪费.首先,设计了模块级自适应时钟门控单元,并通过芯片内部硬件电路来自动监测上述模块是否空闲,模块空闲时时钟关闭,从而消除了不需要的时钟翻转带来的模块内部动态功耗消耗.然后,将自适应时钟门控单元应用于国产处理器Unicore-2中,对其流水线阻塞、FPU和多媒体协处理器空闲的产生进行功耗优化.最后,基于TSMC 65 nm工艺下已流片芯片的网表和寄生参数文件,通过反标芯片的波形获得电路翻转率,并用Prime Time PX工具进行了功耗仿真.仿真结果表明,利用本方法运行Dhrystone,Whestone和Stream三个典型测试程序时可获得18%~28%的功耗收益,其面积代价可以忽略,并对CPU性能没有影响.     

DS12C887实时时钟芯片构成的日历时钟电路

文章介绍了时钟芯片D312C887,介绍了芯片的主要特性、内部寄存器功能,中断处理和更新周期.     

一种低功耗时钟芯片的设计

讨论了一种低功耗时钟芯片的设计，从CMOS电路功耗产生原因入手，在振荡分频电路中减小电路工作电压，在时序电路中采用门控技术，达到降低功耗的目的，经流片后测试表明该芯片工作电流0．17mA，满足低功耗要求。     

面向光通信应用的CMOS 28 Gbps低功耗高抖动容限CDR电路设计

为了解决光模块中高功耗芯片恶化激光调制器性能，以及解决收发端时钟基准偏差导致误码率高的问题，设计了一款低功耗高抖动容限的时钟数据恢复电路（CDR）。通过采用压控振荡器（VCO）型全速时钟的CDR系统架构和电感峰化的时钟缓冲技术，降低了CDR芯片的功耗；通过在CDR积分通路中引入零点补偿电阻，提高了CDR的抖动容限。该CDR采用CMOS 65 nm工艺设计和1.1 V电源供电，后端仿真结果表明：当CDR电路工作在28 Gbps时，功耗是2.18 pJ/bit，能容忍的固定频差是5 000 ppm，恢复时钟的抖动峰峰值是5.6 ps，抖动容限达到了设计指标，且满足CIE-25/28G协议规范。     

DSl2C887实时时钟芯片构成的日历时钟电路

文章介绍了时钟芯片D312C887，介绍了芯片的主要特性、内部寄存器功能，中断处理和更新周期。     

基于CPLD的并行多路数据采集控制器

设计了一种基于可编程逻辑器件的并行多路数据采集控制器.该控制器可以控制10路AD转换器,根据配置对2种最多达660个通道进行数据采集.采用乒乓存储器同时进行数据采集和传输;使用片内共享存储区存储配置数据并返回特定通道数据;设计了工作时钟发生器以维护工作时序,同时可降低芯片功耗.控制器采用VHDL(超高速集成电路硬件描述语言)语言在RTL(寄存器传输级)级设计,并在单片CPLD(复杂可编程逻辑器件)上实现.设计结果表明,该控制器具有体积小、功耗低、易于移植等优点.