CIC滤波器改进及其FPGA实现

在分析多级CIC滤波器结构和特性的基础上,阐述了一种利用Hogenauer"剪除"理论通过消除来自前级的一些较低有效位来提高CIC滤波器性能,并完成多级CIC滤波器的高效FPGA实现方法.通过QuartusⅡ时序仿真分析验证了该方法的正确性和可行性,能够满足现代移动通信系统要求,提高了系统运算效率.通过对内部寄存器的位宽进行改进,极大地节约了硬件资,提高了系统运行速率.     

NLFM脉冲压缩及其FPGA时域实现

介绍非线性调频(NLFM)信号的产生原理和设计匹配滤波器实现脉冲压缩技术的方法.使用MATLAB工具产生NLFM脉冲及雷达回波信号,基于FPGA器件EP2C35F672C8设计分布式FIR结构的匹配滤波器,实现脉冲压缩技术,对采样、量化后的回波信号进行脉冲压缩处理,最后使用Modelsim对脉冲压缩后的回波信号进行波形仿真,检测匹配滤波器的设计效果.整个电路设计采用全流水线并行执行的结构,占用硬件资源:2 468个逻辑单元、2 073个寄存器、25 KB的RAM.利用FPGA芯片丰富的BRAM和LAB代替乘法器IP,打破硬件资源对滤波器长度的限制.     

一种基于FPGA的数字上变频实现方法

本文在上变频原理的基础上分析了不同的内插方法并对插值滤波器做了选择。介绍了CIC滤波器的基本组成原理,说明其结构简单、规整,没有乘法器,占用存储量小,适合工作在高采样率和插值比很大的场合。另外从时域和频域分析了CIC滤波器的本质,并讨论了其内部寄存器的最小位宽与溢出保护,实现了高效的CIC内插滤波器。结合FPGA集成性高、可靠性好、应用灵活等优点,进行了仿真、综合,验证了设计的正确性,最终达到了设计要求。     

频响改善的低功耗CIC抽取滤波器

针对传统递归型CIC(cascaded-integrated comb filters)抽取滤波器功耗较大、频率响应特性不理想的缺陷,设计了一种改进的非递归型CIC抽取滤波器.利用降序素数分解和多相分解使CIC滤波器以多级多相的低功耗结构实现,通过适当增大级联因子提高抽取器的混叠抑制比,同时利用一个2阶的SIN型补偿滤...     

改进型CIC抽取滤波器的研究与设计

由于CIC（级联积分梳状）滤波器不需要乘法运算和存储系数,因此实现非常简单,在采样率变换过程中经常使用CIC滤波器进行数字滤波.在CIC滤波器概念的基础上,提出了基于正弦函数的补偿滤波器与基于锐化技术的改进型CIC滤波器,补偿滤波器与锐化技术二者用来改善CIC滤波器的通带与阻带特性.通过对CIC滤波器及其改进型的综合性能进行对比体现出所设计滤波器的优点.     

一种基于FPGA的高效FIR滤波器的设计与实现

该文在介绍有限冲激响应(FIR)数字滤波器理论及常见实现方法的基础上,提出了一种基于FPGA的高效实现方案.该方案采用对称结构、加法和移位代替乘法运算、优化的CSD编码、流水线和级联技术等方面对传统的设计方法进行了改进,并借助FPGA滤波器芯片和Quartus Ⅱ软件、Matlab软件对该方案进行了仿真验证.仿真实验结果表明:此种FIR滤波器的实现方法运算速度快、实时性好、节省硬件资源,其性能优于传统的FIR滤波器设计方法.     

一种24位Delta-Sigma A/D数字抽取滤波器设计

为了可以对天文望远镜环境温度实现更好的监控,本文设计了一种针对天文望远镜温度监控的24位高精度Delta-Sigma(简称D-S)A/D数字抽取滤波器,主要工作包括D-S A/D数字抽取滤波器Matlab建模与仿真、Verilog代码编写和使用SMIC18工艺的数字后端设计.其中有限冲击响应(FIR)抽取滤波器共3级:第1级为级联积分梳状(CIC)滤波器,抽取因子为32;第2级为级联积分梳状补偿滤波器,抽取因子为16;第3级为半带(HB)滤波器,抽取因子为2.最后设计的滤波器的输入信号为4位,采样频率4.096 MHz,输出信号24位,采样频率4kHz,输出信噪比154dB.得到的输出波形满足设计要求.     

基于DSP Builder的格型FIR滤波器的设计与实现

目的 研究提高格型FIR滤波器的运算速度、优化硬件资源利用率的方法.方法 研究了格型FIR滤波器结构特点,提出了一种改进的格型FIR滤波器结构.并基于FPGA芯片,利用DSPBuilder技术,将MatLab/simulink设计工具和QuanusⅡ设计工具有效的结合起来,设计了所提出的改进的格型FIR滤波器.结果 通过计算机仿真分析,改进后的格型FIR滤波器的最高工作频率和占用的LE等性能指标有了很大提高.结论 DSP Builder是进行数字信号处理的一种有效方法.所提出的改进的格型F1R滤波器能够提高格型FIR滤波器的运算速度,降低硬件资源利用率.     

中值滤波的FPGA实现

中值滤波广泛用于图像处理领域，但用硬件实现时，占用资源过大．本文介绍了一种基于位级运算的中值滤波硬件实现，并给出了其电路结构．这种方法使得硬件资源和输人数据的位宽成线性关系．最后借助Altera公司的Cyclone系列FPGA芯片EP1C12和Quartus 116．0开发软件对设计进行了仿真验证．     

全加结构抽取和补偿滤波器的高效实现

针对接收机设计中使用有限冲击响应(FIR)滤波器对级联积分梳状(CIC)抽取滤波器进行补偿滤波的问题,提出了一种全加结构无乘法运算的FIR补偿滤波器实现方式.通过对FIR补偿滤波器系数的近似,将滤波器系数用与它最接近的{2n}集合中的一个数表示,将滤波器乘法运算转换为移位运算,整个补偿滤波运算仅由滤波器阶数个加法单元构成.仿真结果表明,这种采用系数近似的算法在实现高速运算的同时,可以满足对CIC抽取滤波器进行补偿滤波的要求.     

基于FPGA的数字陷波器的设计与实现

以FPGA芯片为平台构建了数字信号滤波实时处理模块,给出了50Hz陷波器的切比雪夫Ⅱ型IIR数字滤波器4阶级联的结构,提出了对滤波器系数量化的逼近方法,完成了基于FPGA的陷波器实现,并成功地实现了对含有工频50Hz噪声干扰的心电信号的滤波处理,通过与Matlab计算所得到的滤波处理效果进行比较分析,结果表明:基于FPGA采用切比雪夫Ⅱ型4级级联结构的IIR数字滤波器的误差满足设计要求.     

基于高效抽取滤波器的数字下变频设计

对数字下变频各个模块的构成及原理进行了研究,提出了一种基于高效抽取滤波器的实现方案,用查表法产生数字混频所需的高采样率的数字本振信号,用梳状滤波器和半带滤波器级联实现数字下变频的抽取和滤波.方案中多处使用了查表法,它相对于传统方法有节省资源,速度快,易于实现的优点.设计中调用了ALTREA参数化模块库中的资源,充分利用了芯片的硬件资源,从而提高了运算速度.还给出了半带滤波器的一个设计实例.该方案已通过FPGA验证.     

高性能数字抽取滤波器的研究

数字抽取滤波器在∑△(Sigma-delta)ADC芯片中占据了大部分的面积,为了减小芯片的面积,通过提高CIC(Cascade Integrator Comb)滤波器的降采样倍数,在整体设计中少用了1个半带滤波器,在达到相同设计目标的情况下,比使用传统结构进行设计的滤波器少用了57个乘法器、56个加法器以及61个状态寄存器,有效地减小了芯片的使用面积.     

基于FPGA的新型抗混叠CIC抽取滤波器的设计与实现

针对传统的积分梳状滤波器在用作抽取抗混叠滤波器时,通带偏差和混叠镜像衰减难以满足软件无线电系统需要的问题,设计采用内插二阶多项式级联锐化CIC滤波器的改进方法,扩展了其通带带宽的同时提高了阻带衰减,并应用SOPC设计软件dspbuilder在一片FPGA芯片上予以实现,简化了设计流程,降低了成本和开发周期.     

CIC滤波器在调制器应用中的性能研究

为了补偿级联积分梳状(CIC)滤波器固有的通带衰减,提出在CIC滤波器之前插入脉冲成形滤波器(PSF)进行预补偿的新算法,该算法不增加硬件复杂度.以多速率正交调制器为例分析了补偿后CIC滤波器的性能,给出了滤波器系统的频率响应.仿真结果表明该补偿算法实用,有效.     

基于FPGA的高阶组合结构FIR数字滤波器设计

传统数字信号处理实验大都是基于Matlab软件的滤波器设计和仿真,为满足工程上实时性的要求,设计了一个以FPGA处理器为核心的FIR数字滤波器实验。为了兼顾运算速度和硬件资源消耗,采用8路并行乘加运算的组合结构,在FPGA平台上实现了511阶的高阶FIR带通滤波器。通过实验进一步研究了A/D采样位数不同时,滤波器系数量化位数对滤波性能和频率响应曲线精度的影响。实验结果表明,当输入模拟信号分别使用8bit和12bit采样时,滤波器系数量化位数分别取11位和13位,得到的幅频响应精度最高,硬件资源消耗最少。     

软件无线电中CIC滤波器的性能改进

由于传统的CIC滤波器调谐参数固定且受限,频谱响应不理想,不能灵活运用于软件无线电中.通过分析传统的CIC滤波器结构和功率谱密度,提出一种改进型的CIC滤波器.改进型CIC滤波器每级采用不同延时,使其灵活调谐.通过MATLAB进行仿真,并调节参数,由于折叠进入通带,可使改进型的CIC滤波器在零点附近区域引起的镜像混叠减至最小,得到较好的旁瓣抑制和镜像衰减,证明其性能更优.     

CIC抽取滤波器

级联积分-梳状（Cascaded Integrator–Comb,CIC）滤波器,是一种高效的抽取滤波器,广泛应用于软件无线电接收机数字前端。介绍了抽取理论,以及CIC滤波器的结构和频率特性。通过计算机仿真,得到了CIC滤波器在软件无线电接收机信号处理过程中的时频域信号,验证了其功能。     

JPEG 2000标准下二维离散小波变换高速VLSI结构设计

提出一种基于JPEG 2000标准下的二维离散小波变换高速VLSI结构,实现了提升离散小波变换.VLSI结构包含2个行滤波器、2个列滤波器和3个存储器模块;每个滤波器包含2个加法器和1个右移位除法器.行和列滤波器并行工作,整个结构的流水线设计方法增加了硬件资源利用率,加快了变换速度.二维离散小波变换结构已经过VHDL行为级仿真验证,并可作为单独的JPEG 2000 IP核应用于各种实时图像/视频芯片中.     

一种可配置数字滤波器设计及其ASIC实现

针对一种行业专网用带宽可变频点可变无线射频芯片的需求,设计一种可配置数字滤波器系统结构。该结构通过CIC滤波器组减少系统中FIR滤波器的阶数和系数,并采用补偿滤波器和增益校正模块减小信号失真;带宽通道配置模块选取CIC滤波器组的抽取因子、FIR滤波器系数等参数,实现带宽可变、频点可变的功能。采用Global Foundry 0.18μm工艺进行ASIC设计,通过系统优化减少数字滤波器内部数据位宽,并采用CSD编码系数等面积优化方法,使版图面积减少30%。研究结果表明:所设计数字滤波器实现了5 kHz~2 MHz等带宽信号的选取,其通带波纹小于0.015 dB,阻带衰减大于55 dB,过渡带宽不大于通带宽度。