10Bit 50Ms/s流水线结构模数转换器的仿真分析及设计

在详细分析了高速高精度模数转换技术原理的基础上，选择采用九级流水线结构实现具有10位分辨率、50Mhz采样频率的模数转换器电路。本文设计的九级流水线结构的模数转换器，采用全差分的开关电容电路实现。为了保证开关电容电路处理模拟信号的速度和精度，采用了差分跨导运算放大器，这个放大器采用共源共栅补偿和动态共模反馈，具有很好的增益和带宽。     

一种数字域自校正流水线模数转换器改进结构

研究了对流水线模数转换器级间增益误差进行补偿的数字域自校正算法，提出了一种适用于数字域自校正的改进的流水线结构。该结构通过对参考电压的调整，避免了以往自校正结构中产生丢失码字、降低输入范围的现象。结果表明，校正后系统的线性度有了大幅度的提升。     

一种提高流水线模数转换器速度的方法

针对电荷转移流水线模数转换器 (ADC)的结构特点 ,提出了一种增加模数转换速度而保持功耗不变的方法。该方法在流水线级电路的采样相引入一个额外的时钟相来释放要接入到前级反馈放大器的电容上的电荷 ,以此来优化反馈放大器建立过程的起点 ,从而减小最大可能的建立时间。理论分析和计算机仿真表明 :该方法对常用的电荷转移流水线结构均有效 ,但更适用于低级分辨率、低线性输入范围、低建立精度和低电容缩减系数的流水线结构。当在低线性输入范围、无电容缩减处理的 1b/级或 1.5 b/级的流水线结构中应用该方法时 ,可将 A/ D转换周期降低达 30 %。     

10位20 Msample/s CMOS流水线A/D转换器的设计

自行设计的流水线结构ＣＭＯＳ模数转换器（Ａ／Ｄ）芯片,主要由９级流水线结构和数字校正电路组成．该设计方案采用了带源跟随器的叠式共源共栅放大器,保证了开关电容电路处理模拟信号的精度和速度;１．５位／级的转换方案减小了级间增益,使各级流水线达到较大的级间带宽;数字校正技术中借鉴了算法型Ａ／Ｄ转换器的一些经验,用一个相对简单的数字校正电路完成了预定的功能．     

一种改进的流水线模数转换器结构

在分析传统每级1．5位流水线模数转换器的基础上,提出了一种改进结构,该结构完全解决了传统结构因为最后一级的量化电平失调造成的非单调性问题,仿真结果表明改进后的10比特模数转换器在实际情况下的有效位数（ENOB）最大约有0．83bit的提高,且电路的功耗和面积增加量相对较小．     

流水线结构在数据采集中的应用

从分析数据采集与监视系统的特点出发，讨论了流水线结构在数据采集与监视系统中的应用，探讨了流水线结构的几种工作方式，以及在每种工作方式下的速率和优缺点，最后提出了一种利用流水线结构提高采集速率的方案。     

一种八位并行插值型模数转换器的设计

数字技术的飞速发展,使得对模数转换器(ADC)的研究变得越来越重要.论文在并行模数转换器的基础上,结合内插结构设计了包括比较电路阵列、编码模块和输出锁存模块三个模块的八位模数转换器.这种新结构的八位并行内插模数转换器能更好地降低功耗和减小芯片面积;由于该模数转换器加入了抗饱和电路,提高了时钟脉冲的开关速度.利用Candence中的Spectre工具对电路进行了仿真,仿真结果表明,这种模数转换器达到了设计要求.     

一种高精度低功耗流水线ADC开关电容电路

提出一种新的电容失配校正方案及功耗驱动的OTA设计思路,通过对虚地电容的修正,将电容失配因子在取样保持系统中去除,达到提高电容匹配程度,降低OTA增益误差的要求,使开关电容部分的瞬态功耗下降.本文采用TSMC 0.18μm工艺设计了一个8位,取样速率为200MHz的流水线结构模数转换器作为验证电路,仿真结果说明此优化结构符合高精度和低功耗要求,可应用到流水线等高速模数转换电路中作为信号前端处理模块使用.     

低功耗33MHz采样频率,10比特流水线结构的模数转换器

介绍了一个 33MHz,10bit,3 3V流水线结构的模数转换器 (ADC) .该ADC采用了一种带预放大级的运算放大器和一种动态比较器来降低功耗 ;采用了电荷泵电路来提升时钟信号的电压 ;采用了一个恒跨导偏置电路 .本芯片在 0 35 μmCMOS工艺上实现 ,芯片面积为 1 2× 0 .4mm2 .芯片工作在 33MHz时功耗为 6 9 4mW ,采样 16MHz正弦信号时的信噪比 (SNDR)为 5 8 4dB .     

’C5X DSP在自适应滤波器设计中的应用

’C5XDSP（DigitalSignalprocessors）具有改进哈佛结构、硬件乘法器、流水线结构、高效特殊指令集等特点，非常适合于自适应滤波器的设计。本文在分析了’C5XDSP结构特，文之后，介绍了利用这一特点实现的自适应滤波器的设计方法。     

改善辐照加固设计流水线型模数转换器性能的抖动电路技术

提出了一种能够改善高精度辐照加固设计流水线型模数转换器（ADC）动态性能指标的减式抖动电路技术.其中,基于深度伪随机数生成器所产生的伪随机数来驱动高精度数模转换器而生成所需的抖动信号,将抖动信号与ADC的输入信号相加输送给ADC进行量化,并将抖动信号从ADC量化输出中减去,以降低ADC的信噪     

一种12-bit 1MSPs SAR ADC的设计

设计了工作在5 V单电源电压下,典型采样速度为1 MSPs的12位低功耗逐次逼近型模数转换器。设计中D/A转换器采用了加电容分压器的电荷分布式结构,在扩展并行D/A转换器分辨率的同时大大节省了芯片面积,内置的3.3 V参考电压源采用自偏置的供电方式,提高了基准电压的精度,同时也降低了功耗。使用cadence spectre工具进行仿真,后仿结果表明,设计的D/A转换器、3.3 V基准源满足12 bit A/D转换的要求,逐次逼近A/D转换器可以正常工作。     

Dual-Mode Low Power Pipelined ADC with Pre-charged Switched Operational Amplifier

This paper describes a 12-bit 40-MS/s and 8-bit 80-MS/s dual-mode low power pipelined analog-to-digital converter (ADC). An improved multiplying digital-to-analog converter is used to provide the dual-mode operation. A pre-charged fast power-on switched operational amplifier is used to reduce the power consumption of the pipelined ADC to 28.98 mW/32.74 mW at 40 MHz/80 MHz sampling rates. The ADC was designed in a 1.8-V 1P6M 0.18-μm CMOS process. Simulations indicate that the ADC exhibits a spurious free dynamic range of 90.24 dB/58.33 dB and signal-to-noise-and-distortion ratio of 73.81 dB/47.85 dB at 40 MHz/80 MHz sampling frequencies for a 19-MHz input sinusoidal signal.     

A 5.3-GHz 32-bit accumulator designed for direct digital frequency synthesizer

A 32-bit pipeline accumulator with carry ripple topology is implemented for direct digital frequency synthesizer.To increase the throughout while hold down the area and power consumption,a method to reduce the number of the pre-skewing registers is proposed.The number is reduced to 29% of a conventional pipeline accumulator.The propagation delay versus bias current of the adder circuit with different size transistors is investigated.We analyze the delay by employing the open circuit time constant method.Compared to the simulation results,the maximum error is less than 8%.A method to optimum the design of the adder based on the propagation delay is discussed.The clock traces for the 32-bit adder are heavily loaded,as there are 40 registers being connected to them.Moreover,the differential clock traces,which are much longer than the critical length,should be treated as transmission lines.Thus a clock distribution method and a termination scheme are proposed to get high quality and low skew clock signals.A multiple-type termination scheme is proposed to match the transmission line impedance.The 32-bit accumulator was measured to work functionally at 5.3 GHz.     

12位A/D转换器AD7893及与89C51的接口

介绍了一种性能优良的单通道 12位串行输出A/D转换器AD7893的功能特点和工作过程 ,并给出其与 89C5 1单片机的两种硬件接口和汇编语言软件 ,以适用于不同的场合     

基于DSP的语音信号采集系统的设计

设计了一种基于16位定点DSP TMS320VC5410的语音信号采集系统,该系统应用了集ADC和DAC于一体的SIGMA-DELTA型单片模拟接口芯片TLC320AD50C,采用FIFO技术进行缓存,CPLD实现控制逻辑,EZ-USB外围接口器件实现串行通信.主要介绍了系统的硬件结构和软件编程思想及实现方法.经测试,对语音信号回放人耳感觉不到失真.     

基于Labview串口通讯的虚拟数字电压表的设计

介绍了Labview环境下串口通讯的实现方法,利用89C51单片机作为下位机采集卡,进行数据采集,PC机作为上位机,二者之间通过串口实现数据通讯.为此,设计了单片机采集和通讯电路,编制了相应的C语言程序,该电路利用8位A/D转换器ADC0808采集电位器输出的电压信号,把转换出的数字量通过RS-232串口通讯送给上位机,同时在Labview开发平台上,设计了串口通讯、数据处理和电压显示的前面板和框图程序,开发了虚拟数字电压表.     

一种具有噪声整形功能的2 bit/cycle SAR ADC的设计

基于180nm CMOS工艺,设计了一种2 bit/cycle结构的8 bit、100 MS/s逐次逼近模数转换器（SAR ADC）. 采用两个DAC电容阵列SIG_DAC、REF_DAC实现了2 bit/cycle量化,其中SIG_DAC采用上极板采样大大减少了电容数目,分裂电容式结构和优化的异步SAR逻辑提高了ADC的转换速度. 应用一种噪声整形技术,有效提高了过采样时ADC的信噪失真比（SNDR）. 在1.8 V电源电压和100 MS/s采样率条件下,未加入噪声整形时,仿真得到ADC的SNDR为46.22 dB,加入噪声整形后,过采样率为10时,仿真得到的SNDR为57.49 dB,提高了11.27 dB,ADC的有效位数提高了约1.88 bit,达到9.26 bit.      

飞思卡尔8位单片机脉宽调制模块用法探究

通过对飞思卡尔MC9S08QG8系列单片机定时器相关寄存器结构研究,主要了解16位定时器/脉宽调制模块及功能,并深入探究8位单片机对16位寄存器操作机理,以便广大读者理解飞思卡尔单片机定时器的特点、寄存器操作及使用该模块的方法。     

物理实验数据采集系统的研制及应用

介绍了一个应用于物理实验的具有开放式、设计灵活的综合数据采集系统,系统以AVR Atmega16L单片机为核心,包括双端双通道16位高精度数模转换芯片AD7705和11通道12位高速数模转换芯片TLC2543,包括RS232接口（包括无线收发）、USB接口,以实现与上位计算机的通信。该系统实际上是一个数据采集的综合实验平台,具有一定的实验功能和开放式的数据采集学习环境,并给学生留有发挥的空间和余地,以提高学生学习的兴趣和提高实践能力;同时又具有一定的实际应用价值,可应用于许多物理实验的数据采集工作中。